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基于CBICDDFS设计 　　摘要:通过基于标准单元CBIC设计流程,利用多级流水线技术和函数对称性算法,设计并优化了一种基于 ROM 结构的直接数字频率综合器(DDFS)。经VCS仿真测试和DC约束综合,该设计工作频率可达 175 MHz,具有面积小,功耗低等优点。能作为一个IP核,方便地集成到信号发生器、相控雷达、调频通信、声纳系统、软件无线电等领域应用。 　　关键词:CBIC;DDFS;ROM;流水线 　　 　　Design for DDFS base on CBIC flow 　　 　　ZHANG Yong, HUANG Shi-zhen 　　(Fujian key Laboratory of Microelectronics Integrated Circuits, Fuzhou University, Fuzhou 350002, China) 　　 　　Abstract: Designed and optimized for Direct Digital Frequency Synthesizer (DDFS) base on a structure of ROM, following the flow of CBIC (cell based IC), and by using several stages pipeline technology and the algorithm of a few functions. Simulation results showed that the circuit’soperatingfrequency up to 175 MHz ,also had the characteristics of low power and small area .It can be used as IP core , integrated comfortably for the fields such as signal generator, Phase- controlled radar, communication, sonar systems, software radio . 　　Key word: CBIC; DDFS; ROM; Pipelining 　　 　　1引言 　　 　　 直接数字频率合成器(DDFS)具有频率转换快、输出信号建立时间短、频率分辨率高、频谱纯度高[1]、输出信号频率范围大、频率切换相位连续、 全数字化处理等优点。以前由于其成本高、功耗大、难以实现和需要高速的D/A变换器,所以DDFS技术仅仅用于高端和军事应用。近年来,随着集成电路制造技术的发展,特别是CMOS工艺的成熟,加上先进的DSP算法和新型结构使得单芯片DDFS系统可以实现各种各样的应用。 　　设计中的 DDFS 是通过基于标准单元集成电路(CBIC)设计流程,运用4级流水线技术和函数对称性算法,以及基于压缩 ROM 结构来设计与实现的。经仿真测试,该方法设计的DDFS,工作频率可达 175 MHz,具有面积小,功耗低等优点。可作为一个IP软核在相关领域使用。 　　 　　2DDFS系统原理 　　 　　DDFS一般由下列几个基本块组成:一个相位积分器、一个相位幅度存储器(ROM),一个数字模拟转换器 (DAC)和一个滤波器(LPF)。相位积分器由j位频率寄存器和j位全加器和一个j位相位寄存器组成,结构原理图如图1所示。 　　 其中,频率寄存器用来存储数字相位增量字。在每一个时钟脉冲沿,数字相位增量字与上一时钟保存在相位寄存器中的值相加。相位增量字代表相位角步长,即每隔l/fclk秒就加上原来的值来产生一个线性增加的数字值。相位值是采用模为2j的j位相位积分器的溢出特性来产生的。相位积分器的溢出速率就是DDFS的输出频率: 　　 fout=ΔPfclk/2j(1) 　　 在这里,ΔP是相位增量字,j是相位积分器的位数,fclk是输入时钟频率,并且fout是输出频率。公式(1)中,相位增量字是一个整数。因此当相位增量字如为l时,得到相位分辨率: 　　 fout=fclk/2j(2) 从上面的公式(2)可知,存储正弦幅度值的ROM的大小与j值成正比。虽然大的 ROM能提高频率分辨率,但同时也会导致DDFS的面积与功耗也与之成正比,从而降低了整个系统的性能。因此,需要采取一种压缩技术来缩减 ROM 的大小。 　　 　　3DDFS设计 　　 　　 这里设计的DDFS,内部具有11个小模块,分别为5种分频模块,40位串并控制字模块,32位控制字分组模块,32位4级流水线加法器模块,5种相位偏移模块,查询地址截断模块,查询地址变换模块,查询值修正模块,查