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基于FPGA低杂散小容量DDFS设计 　　摘 要:研究传统的DDFS频谱杂散分量,分析了杂散分量的来源和传统相位抖动除噪技术的缺点,提出了对相位舍入分解进行Taylor展开的DDFS改进结构。同时该结构采用循环相位累加器等结构,降低了杂散分量,提高了频率精度,压缩了ROM的容量。FPGA上的实现表明该结构能有效降低杂散,能使SDFR比采用相位抖动除噪的方法扩大30 dB,同时ROM的容量比传统结构压缩了4倍以上。关键词:DDFS; FPGA ; Taylor; 杂散抑制; 循环相位累加器 　　中图分类号:TN911-34文献标识码:A 　　文章编号:1004-373X(2010)18-0013-04 　　 　　Design of DDFS with Low Spurious and Small-capacity Based on FPGA 　　YING Wen-wei, JIANG Yu-zhong, ZHANG Jia-wei 　　(Naval University of Engineering, Wuhan 430033, China) 　　Abstract: The traditional DDFS spurious spectral component is researched, the source of spurious noise and the disadvantage of traditional phase jitter noise canceling technology are analyzed, then a new architecture of DDFS based on the Taylor series approximation of the phase rounding decomposition is proposed. This architecture effectively reduced the spurious noise of the output signal, increased accuracy of the frequency, and compressed the volume of ROM. The realization based on FPGA shows that this architecture can reduce spurious noise effectively, the SDFR broadened 30db more than that of the technology of phase jitter and the volume of ROM compressed four times more than that of the classic architecture.Keywords: DDFS; FPGA; Taylor; spurious noise suppression; cycle phase accumulator 　　 　　0 引 言 　　 直接数字频率合成器(DDFS),由于其具有高精度、频率控制的灵活性、易于用软件实现等特点,在跳频通信、软件无线电[1]等领域得到了广泛的应用。DDFS的经典结构是由Tiery,Rader,Gold等人提出。这一经典结构主要包括带相位存储的溢出相位累加器和基于ROM的查找表。 　　 每当时钟来到时,相位累加器累加频率控制字,由于查找表的限制,输出相位将进行截断,只将高位作为ROM查找表的地址,根据地址输出预先存储在ROM中的数据。ROM中的数据一般为等间隔采样的一个周期sin函数数据。还有一些技术根据sin函数的对称性只存储1/4波形以压缩ROM的空间[2-3]等,只不过这些技术大多增加了系统的复杂度或牺牲精度,同时也不能很好解决杂散性的问题。DDFS杂散问题主要源于相位累加器的相位截断[4],ROM存储字长的限制和DAC性能对输出噪声的影响[5]等。其中相位累加器的相位截断对杂散起了很大的作用,特别是在NCO等的应用中,这样使得DDFS的应用有了一定的限制。本文所提出的DDFS的改进的主要目的是为了有效降低相位截断所引起的杂散性和压缩ROM空间。 　　1 相位截断对输出噪声的影响 　　通过经典的DDFS结构进行分析,容易得到输出频率为: 　　fo=F2Lf??clk??(1) 　　式中:??F为频率控制字;L为字长,f??clk????为时钟的采样频率。该DDFS所能达到的分辨率为: 　　Δf=12Lf??clk??(2) 　　考虑到相位截位的误差,截取??B位,相位误差函数为l(n),则输出的DDFS信号为sin[2πnF-l(n)2L]。