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某航天产品FPGA通信电路故障解决方法 　　摘 要 某航天产品内部脉冲发生器部套主要实现根据主机发送的脉冲参数指令产生相应脉冲波形的功能。原脉冲发生器的工作原理是内部单片机电路接收主机的脉冲参数指令，并发送给内部FPGA电路，FPGA电路解析出脉冲参数，产生相应的脉冲波形。在某次试验过程中，该产品出现了脉冲时序不稳定的现象。本文从设计原理入手，剖析了故障原因，并详细介绍了一种提高脉冲发生器可靠性的设计方法。 　　【关键词】FPGA 可靠性设计 　　脉冲发生器是某航天产品的核心部件，脉冲发生器能否稳定产生正确的脉冲，直接影响产品性能。 　　在某次试验过程中，该产品出现了脉冲时序不稳定的现象。经过分析、研究、试验最终发现了问题的原因，确定了有效的解决方案，提出了一种提高脉冲发生器可靠性的设计方法。 　　本文从脉冲发生器设计原理进行剖析，说明原设计存在的问题，详细介绍优化后的设计原理和设计实现，可作为同类型设计的参考。 　　1 脉冲发生器工作原理 　　脉冲发生器接收主机发送的RS-232串口通信指令数据，经过数据解析得到脉冲参数，并产生相应的脉冲波形。脉冲发生器功能框图如图1所示。 　　2 原脉冲发生器设计原理 　　原脉冲发生器设计原理如图2所示。 　　2.1 主机向单片机发送脉冲参数数据帧 　　主机以RS232串口通信方式将脉冲参数数据帧发送给脉冲发生器中的单片机（MCU），单片机将接收到的数据保存在内部RAM存储器中。 　　2.2 单片机向FPGA发送脉冲参数数据帧 　　当接收完一帧数据后，单片机将数据原样写入FPGA内部双端口RAM。单片机工作频率为11.0592MHz，单片机以11.0592MHz的刷新速率对FPGA内部双端口RAM地址总线和数据总线进行数据更新；FPGA工作频率为100MHz，FPGA内部双端口RAM以100MHz的采样速率读取地址总线和数据总线上的数据，并将采样数据写入RAM相应存储单元内。 　　2.3 FPGA解析脉冲参数，生成脉冲波形 　　单片机向FPGA发送完一帧数据后，向FPGA发送“写完成”信号，FPGA收到“写完成”信号后，读取内部双端口RAM中的数据，进行数据解析得到脉冲参数，生成相应的脉冲波形。 　　3 原设计存在的问题 　　单片机对FPGA内部双端口RAM地址总线和数据总线刷新速率为11.0592MHz，双端口RAM对地址总线和数据总线的采样速率为100MHz，FPGA内部双端口RAM的写操作频率和读操作频率为异步频率，存在跨时钟域问题，如图3所示。 　　EDA设计中，稳定可靠的数据采样必须遵从以下两个基本原则： 　　（1）在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup时间之久，这条原则简称满足Setup时间原则； 　　（2）在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时间之久，这条原则简称满足Hold时间原则。 　　当触发器的Setup时间或者Hold时间不满足，比如触发器时钟沿在数据变化沿口时，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间内处于不确定的状态，在这段时间内Q端产生毛刺并不断振荡，最终固定在某一电压值，此电压值并不一定等于原来数据输入端D的数值，这段时间称为决断时间（Resolution time）。经过Resolution time之后Q端将稳定到0或1上，但究竟是0还是1，这是随机的，与输入没有必然的关系。亚稳态有可能会导致逻辑误判，如图4所示。 　　根据上述分析，由于FPGA内部双端口RAM数据输入时钟和数据采样时钟异步，当采样时钟偏离到数据的沿口时，最终可能对数据进行误判，造成FPGA内部双端口RAM存储数据出错，从而导致最终产生的脉冲波形时序错误。 　　同时，原设计中将单片机作为中间桥梁实现主机与FPGA之间RS232通信的设计方法不是常规的、成熟的、定型的设计方法，没有充分发挥FPGA的功能，浪费了资源，使得RS232通信设计复杂化，降低了通信的可靠性。 　　4 脉冲发生器优化设计 　　针对原设计存在的不足，对脉冲发生器原设计方案进行优化。优化后的设计原理如图5所示。 　　如图5所示，优化后的脉冲发生器取消了单片机的使用，通过FPGA实现RS232通信功能、脉冲参数解析功能和脉冲波形发生功能，达到了以下目的： 　　（1）取消单片机与FPGA的通信，规避了异步时钟域导致的逻辑误判的技术风险。 　　（2）取消单片机后，脉冲发生器硬件电路得到简化，元器件种类数量减少，提高了脉冲发生器的基本可靠性，降低了维修工作量和成本。 　　（3）取消单片机后，单片机嵌入式软件也随即取消，精简了脉冲发生器配套软件数量，减少了软件配置项维护的工作量，有利于软件研制