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误码测试仪设计和实现 　　摘要:本文讨论了一种基于DSP、FPGA和触摸屏的误码测试仪的设计与实现。DSP实现对测试系统的控制,FPGA完成误码判别与计数,触摸屏提供人机操作交互界面。本文重点讨论了系统硬件FPGA设计和软件DSP设计,测试结果表明该误码测试仪工作稳定可靠,可实现对传输设备通信质量的检测。 　　关键词: DSP FPGA 触摸屏 误码测试 　　中图分类号: 文献标识码:A文章编号:1007-9416(2010)05-0000-00 　　 　　1 引言 　　传输设备是通信系统的重要组成部分,它串接在不同网络的交换机(或复接器)和信道机之间,用于完成通信系统的编解码工作。本文基于FPGA与DSP技术,提出了一种应用于通信误码测试的系统解决方案。该方案采用FPGA协同DSP的信号处理理念,模拟连接在传输设备两端的设备产生的信息特征,来测试传输设备的通信性能。 　　传输设备误码测试仪具有以下特点:(1)接口种类丰富,包括:RS422、V35、E1、E2等标准和专用接口,扩展了误码测试接口的种类。(2)采用DSP+FPGA的系统构架,不仅发挥了DSP芯片和FPGA芯片的各自潜能,而且可以重复配置,极大地提高了系统的性能。(3)采用液晶触摸屏作为人机交互的媒介,具有直观、简单、易于操作的特点。 　　 　　2 系统构成 　　图1是测试仪的组成框图,它由测试仪主板、接口转换电路和触摸屏组成。其中,测试主板由控制管理单元和逻辑处理单元组成,控制管理单元由TMS320F2812 DSP[1]和外围电路构成,完成控制管理与计算处理功能;逻辑处理单元由XC3S250E FPGA[2]构成,完成信号产生、同步判别、信号传输控制、误码判别等逻辑功能。 　　DSP是整个系统的核心,它承担着对人机接口触摸屏的控制与响应、管理和控制测试仪的工作方式和状态、测试数据的显示和判断、检测设备运行状态、在设备异常状态下及时给出告警信息、输入和输出接口的控制和管理等工作。FPGA在测试仪中构成信号产生与逻辑处理单元, 包括信号产生处理单元、信号产生处理单元接口电路、信道模拟处理单元、信道模拟处理单元接口电路、控制逻辑电路、DSP总线接口等功能模块。 　　 　　3 系统硬件设计 　　由于篇幅限制,系统硬件设计仅考虑传输设备误码测试仪中逻辑处理单元的FPGA硬件设计。基于VHDL语言,完成对测试仪发送端和接收端的逻辑设计,该模块设计是整个系统的基础,其性能的好坏将直接影响测试结果的准确性。 　　3.1 发送端设计 　　发送端要完成业务信息的产生、工作速率的产生、帧格式的实现等三部分功能。业务信息的产生包括全0、全1、0与1交替序列以及多级伪随机序列(m序列)的产生,其重点是伪随机序列信号的产生。伪随机序列按照不同的生成多项式,由带线性反馈的移位寄存器产生。 　　系统工作速率共有多种,包括:32Kb/s、128Kb/s、512Kb/s、1024Kb/s、2048Kb/s等,其帧结构参照ITU-T G.704建议中符合2048Kb/s速率的群路帧结构。 　　发送的序列信号主要有两种格式:(1)符合ITU-T G.704建议中的群路帧结构;(2)符合ITU-T G.742建议的群路帧结构。无论采取哪一种格式,规定帧长为X+1个时隙(X值根据不同的发送速率计算得到),每个时隙8bit,帧频8KHz(125 ),每一个复帧包含80个帧频为8KHz的子帧,一个复帧的帧频为100Hz(10ms)。 　　3.2 接收端设计 　　接收端主要完成帧同步的判别和误码判别与计数功能,无论发端采用何种帧格式,在判断帧同步时,都具有5个状态,分别是搜索帧头、帧失步、帧同步、业务信息、COUNT值状态。其中帧失步与帧同步的判别是在判别序列偶帧头进行,对于奇帧头则不进行判别;COUNT值状态是指在同步状态下的每个复帧0子帧的1时隙的状态,它是标识信息,不属于业务信息;业务信息是从序列中剥离出来的纯业务信息。帧同步判别的基本思路是:按照帧格式连续正确收到3帧则认为帧同步,帧同步后连续4帧收不到帧定位信号则认为帧失步,重新进行帧搜索。 　　在帧同步建立以后,在进行业务信息的同步判别的同时,要对接收到的业务信息逐bit进行正确性检测,统计出接收到信息的总数量和错误数量。其判别误码的思路是:首先,判别m序列同步,在测试过程中,将接收到的数字序列不断地逐次移入接收数据缓冲器中;在接收序列中,任意截取包含r个连续比特的片断 (r为发端m序列发生器的阶数),将其置入本地m序列发生器的移位寄存器中,作为其初始状态。然后将此移位寄存器的输出与接收到序列逐比特模二加,如果连续出现30个“0”值,则判别m序列同步;若没有连续出现30个“0”值,则继续搜索,直到m序列同