基于fpga的4路定时抢答器设计.docVIP

信息科学与技术学院 EDA技术课程设计 题目名称：基于FPGA的4路定时抢答器设计 学生姓名： 学 号： 专业年级： 指导教师： 时 间：2013/1/7 目录 内容 2 实验目的2 TOC \o 1-5 \h \z HYPERLINK \l bookmark10 \o Current Document \h 设计任务与要求 3 HYPERLINK \l bookmark11 \o Current Document \h 方案选择与说明 3 1方案选择论证3 3.2模块选择介绍3 HYPERLINK \l bookmark12 \o Current Document \h 硬件原理电路图的设计及分析 4 4.1总系统结构图4 2各模块程序和仿真阁4 性能测试与分析 9 心得体会10 10 内容 EDA技术是现代电子信息工程领域的一门新技术，他是先进的计算机工作平台上丌发 出来的一食电子系统设计的软硬件工具，并设计先进的电子系统设计方法。 本文介绍了以FPGA为基础的叫路抢答器的设计，此次设计是一个有4组抢答输入， 并具冇抢答计时控制，到时报膂以及时间显示等功能的通川型抢答器。此次设计它以VHDL 硬件描述为〒台，结合动手实践完成。该抢答器分为五个模块：抢答模块、计吋模块、选择 模块，位循环模块和译码模块。利用MAX+PlusII工具软件完成率编译仿真验证。 实验目的 通过本课程的学习使学生掌握可编程器件、EDA开发系统软件、硬件描述语言和电子线路 没计与技能训练等各方而知识；提高工程实践能力；学会应用EDA技术解决一些简单的电 子设计问题。挺高我们的动手思考能力，检验我们学习的理论知识，联系实际认识EDA工 具，设计方法。 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，了解并掌 握VHDL硬件描述语言的设计方法和思想,通过学习的VHDL语言结合电子电路的设计知识理 论联系实际，掌握所学的课程知识，学＞』VHDL基木单元电路的综合设汁应用。通过对智力 兗赛枪答器的设计，巩固和综合运川所学课程，现论联系实际，提高设计能力，提高分析、 解决计算机技术实际问题的独立工作能力。本文采用经8输入与非门和非门后的反馈信号的 高电T作为解锁存，用555定吋器的模型來倒计时，同吋以脉冲信号來控制加法器和减法器 來控制抢答过程屮的计分，应川二极管和数码显示管为主要部件來没计扫描显示器。通过课 程设计深入理解VHDL语言的精髓和掌握运用所学的知识，达到课程设计的目标。 设计任务与要求 1） 分别使用SCTS3表示4名选手； 2） 设置一个系统清除和抢答控制开关rst,该开关由主持人控制； 3） 抢答器具宥锁存和显示功能，选手按卜抢答按钮，所存相应的编号，并在LED 和数码管上显示，同时指示灯亮。实行优先锁存，该优先权一直保持到主持人将 系统清零； 4） 抢答器具有定吋抢答功能，且一次抢答吋间由主持人设定，吋间由30S~10S f定。定吋显示器显示主持人设定的吋间。数码管显示倒计时过程，以十进制显 示； 5） 主持人提示幵始抢答（按丁按钮）前有人抢答的，视为抢答者违规，本次抢 答无效，在数码管上妞示违规者的编号，并出报警音提示； 6） 如果抢答吋间已到，无人抢答，木次抢答无效，系统报辔并禁止抢答； 方案选择与说明 3.1方案选择论证 将该任务分成五个模块进行设计，分别为：抢答器抢答模块、抢答器计时模块、 位循环模块、译码模块和选择模块。 通过不同模块的选择编程来实现总体的功能，将系统连接起来。这样就可以化繁 为简，并且可以很好的实现各模块的兼容协同，來组成完整的系统。具体的各模 块介绍如下。 3.2模块选择介绍 抢答锁存模块： 在这个模块中主要实现抢答过程中的抢答功能。在抢答开始后，当任意-?路抢答 器按卜*￡；，信号输入并进行锁存，这时其它抢答按键再按卜*也不起作用。此模块 有A、B、C、D四路抢答输入信号；复位信号R;输出报警信号BJ;数据输出信 号Y。 抢答器计时模块： 在这个模块中主要实现抢答过程中的计吋功能。在抢答开始主持人按下复位键后 进行60秒的倒计时，并且在60秒倒计时石无人抢答显示超时并报警，若宥选手 抢答则计时停止，主持人也可以手动设置计时时间。此模块包含时钟信号CLK; 系统复位信号R;修改时问使能信号EN;无人抢答警报信号BJ;有人抢答停止 计吋信号ST;吋间设置输入十位和个位信号eg, cs;计吋十位和个位输出信号 SW, GWo 数据选择模块： 在这个模块巾主要实现抢答过程巾的数据循环敁示功能，通过SEL信号的循环输 入，从而控制数码管的循环显示，利用人眼的视觉停留使人感觉数码管是同吋常 亮的。此模块包含输入显示位控制信号SEL;数据输入信号H, G, S;数据输出