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高速LVDS接口FPGA设计与实现 　　【摘 要】常?高速LVDS接口协议中，预置的同步序列会占用报文容量，且需在收端手工调整时钟数据对齐关系，降低了开发效率及平台间的兼容性。本文给出了一种基于8B/10B编码的，具有自动对齐功能的高速LVDS接口，并在Xilinx Virtex-7 FPGA平台上进行了接口测试，结果表明该接口可在600Mbps下稳定、可靠地传输数据。 　　【关键词】高速LVDS接口；8B/10B；FPGA 　　中图分类号： TP274.1 文献标识码： A 文章编号： 2095-2457（2018）09-0099-002 　　DOI：10.19694/j.cnki.issn2095-2457.2018.09.046 　　Design and Implementation of High Speed LVDS Interface Based on FPGA 　　LIU Hua-feng 　　（The 20th Research Institute，CETC， Xi’an， Shaanxi， China） 　　【Abstract】In the conventional high speed LVDS interface protocol， the preset synchronization sequence will occupy the message capacity， and it is necessary to align the clock and the data manually at the receiving end， which will reduce the development efficiency and the compatibility between the platforms. In this paper， a high speed LVDS interface based on 8B/10B coding is presented， with which alignment can be accomplished automatically. The interface test on the Xilinx Virtex-7 FPGA platform shows that the interface can transmit data steadily and reliably under 600Mbps. 　　【Key words】High speed LVDS interface；8B/10B；FPGA 　　0 引言 　　随着信息技术的进步，各行各业所产生的数据量越来越大，对数据传输速率的要求也越来越高。为了保证信号的传输质量及抗干扰特性，数字电路往往采用高速串行总线来传输高速信号。其中，现场可编程门阵列（FPGA）内部所集成的高速收发器，速率最高可达到十几个Gbps。然而，大部分数字系统中串行总线速率达到几百Mbps即可满足需求，且低端系列的FPGA芯片内部并未集成高速收发器；相比而言，低电压差分信号传输（LVDS）[1]技术具有高速率、低噪声、低功耗、低电流驱动等特点，且容易在FPGA中实现，性价比高，因此在常规高速数字传输系统中得到了广泛的应用。 　　LVDS是一种总线标准，在FPGA中实现LVDS总线时，一般需要自定义传输协议。对于低速业务来说（小于200Mbps），对数据进行过采并约定自定义同步序列即可完成收端数据同步及数据解析。当数据速率较高时，需要采用FPGA内部集成SelectIO资源来手工调整数据与时钟的对齐关系，以确保数据的正确传输；该方法的不足之处在于手工调整对齐关系时会导致程序可移植性差，在不同的硬件电路间无法完全通用；此外，采用自定义同步序列进行数据同步时，会占用报文信息容量，报文内部再无法传送与同步序列相同的信息。为了解决上述的问题，本文在传统LVDS实现方法的基础上，引入了8B/10B编码，设计了基于8B/10B编码的自动对齐状态机，并在Xilinx Virtex-7平台上设计实现了600Mbps的高速LVDS接口。 　　1 8B/10B编码及总线互联平台 　　1.1 8B/10B编码 　　8B/10B编码由IBM公司于1983年发明并应用于其200M互连系统中，该编码中的“0”、“1”数量基本一致，且连续的“0”或“1”不超过5位，因此该编码具备保持DC平衡的特性，可避免链路产生DC失调[1]。数据经过8B/10B编码后，在接收端能够被正确复原；此外，10位传送代码可以支持所有的256种8位组合，且剩余组合中的一些编码可以构成K码等特殊控制码字，用于辅助接收端进行还原，及早发现传输错误，并抑制错误继续发