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第26卷第5期 Vol.26No.5
2005年9月 Sept.2005
片上SDRAM控制器设计与集成
胡 ‘丹1,2李 辉2张志敏 ‘
(1中国科学院计算技术研究所 北京 100080;?江南大学信息工程学院 无锡 214036)
摘 要:介绍了SDRAM拉制器EP核的设计、电路的功能仿真、综合以友脸证等过程，其中重点讨论了该控制器
的接口设计以实现Soc的集成。性能分析表明该拉制器设计合理、性能祝异.结果证明了该IP在功能和时序上符合
SDRAM控制器技术规范，达到了预定目标。
关健词:龙芯 同步动态存储器 片上系统 总线接口
OnChipSDRAMControllerDesignandIntegration
HUDan，LIHui,ZHANGZhimin
0InstituteofComputingTechnology,ChineseAcademyofSciences,Beijing,100080,China;
2SouthernYangtzeUniversity,SchoolofInformationTechnology,WuXi,214036,China)
Abstract:Inthispaper,weintroduceitsdesign,functionalsimulation,synthesis,post-simulationandFPGAver-
ification.WeillustratetheinterfacedesignofitindetailforSoCintegration.Asaresult,thisIPcorehasgoodper-
formanceandmeettheSDRAMSpecificationinfunctionandtiming.
Keywords:Godson,SDRAM,SoC,BusInterface
随着设计与制造技术的发展，集成电路设计从晶体管的
集成发展到逻辑门的集成，现在又发展到IP(Intellectual
Property)的集成，即SoCSystemonaChip)设计技术。Soc
可以有效地降低电子信息系统产品的开发成本，缩短开发周
期，提高产品的竞争力，是工业界将采用的最主要的产品开发
方式。目前国内也加大了在Soc设计以及IP集成领域的研
究。本文介绍的便是国家基金项目支持的龙芯Soc一一~ICT
-E32设计所集成的片上SDRAM控制器模块设计与实现。
1WPM 体系结构
ICT-E32是一款32位高性能Soc，它集成龙芯1号CPU
和自行开发的片上总线架构，旨在推进龙芯的产业化，探索
Sc￡设计方法。它可用于PDA、智能家电和消费类电子产品
等方面，其集成平台也可用于后续芯片开发，开发衍生产品。
图1 ICT-E32结构图
ICTE32采用的龙芯1号CPU核是一款32位的MIPS
CPU。片上总线按照挂载UP的带宽分成两级，分别是高速总
接器连接。还有一条穿过片上所有EP模块的总线— DCR
线和低速总线.高速总线采用地址流水和读/写并发技术(1]，
(DeviceControlRegisterBus)总线[2]。这是一个环形的总
数据线宽度为64bit，最高频率 133MHz，挂有CPU核、
线，CPU是DCR总线上惟一的主设备，负责对总线上其他的
SDRAMController和PCIController等模块;低速总线采用
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