基于fpga的jpeg硬件解码器设计与实现-信号与信息处理专业论文.docxVIP

Design and Realization of JPEG Hardware Decoder Based on FPGA A Thesis Submitted to Chongqing University in Partial Fulfillment of the Requirement for the Degree of Master of Engineering By Wang Yan Supervised by Prof. Zhang Ling Major: Signal and Information Processing College of Communication Engineering of Chongqing University, Chongqing, China April, 2011 中文摘要 中文摘要 重庆大学硕士学位论文 重庆大学硕士学位论文 I I PAGE PAGE IV 摘 要 21 世纪，人类进入信息化时代，图像作为信息传播的主要载体，在社会发展 中的作用尤为重要。凭借良好的压缩性能，JPEG 静态图像压缩标准在图像领域中 得到了广泛的应用。与此同时，随着集成电路技术的逐渐成熟，采用 FPGA 硬件 实现图像处理算法也成为信息产业的研究热点，使用硬件方式实现图像处理算法 具有实际应用价值。 本文围绕 JPEG 基本系统解码器的硬件设计与实现展开研究，旨在提供一个源 代码支持的 JPEG 解码器。在分析研究 JPEG 编解码原理及常用的 JFIF 格式的基础 上，从总体规划的角度提出了整个解码器的硬件结构。整个解码器采用自顶向下 和模块化的设计方法，使用 verilog 硬件描述语言实现，各个模块相互独立并可重 复利用。论文的主要工作包括以下几个方面： 1 深入研究 JPEG 基本系统编解码原理，对系统包含的各部分的现有算法进行 分析比较，选择出适合于硬件实现的最优算法，进而提出解码器的整体硬件设计 方案； 2 基于所提出的方案，采用 verilog 硬件语言对各个模块进行描述，用 modelsim 仿真工具对其进行 RTL 级功能仿真，将仿真结果与理论值进行对比。在各模块功 能仿真正确的基础上，进行 RTL 级联合调试，并在 Altera 公司 CycloneII 系列的 EP2C35 芯片上进行 FPGA 原型验证。仿真和验证结果表明，解码器基本符合预期 要求，在保证图片不失真的前提下，达到了较高的工作频率； 3 针对 FPGA 实现的特点，对解码算法进行优化。在熵解码阶段，结合哈夫 曼树的构建规律，改进熵解码算法，使得各码字解码时间不因码长的大小而改变。 在 IDCT 运算阶段，通过引入流水线技术，提高了解码速度并减小乘法器的个数。 开发具有自主知识产权的集成电路芯核是当前发展的趋势所在，通过对 JPEG 基本解码系统解码器的硬件设计与实现，进一步推动集成电路技术在我国的发展， 同时对其他的图像解码系统的硬件设计也有着积极的借鉴意义。 关键词：JEPG 解码，FPGA，verilog 硬件描述语言，RTL，集成电路 英文摘要 英文摘要 重庆大学硕士学位论文 重庆大学硕士学位论文 III III PAGE PAGE IV ABSTRACT In the 21st century，mankind goes into the information age， as the main carrier of information dissemination, the image plays an important role in social development. With good compression performance, JPEG still image compression standard has been widely applied in the image field. At the same time, with the maturity of integrated circuit technology, it has become a hot spot that FPGA hardware is used to realize image processing algorithm, so using hardware to process image has practical value. Research work focuses on the hardware design and realization of JPEG baseline system decoder, and the order is to provide a so