西南科技大学 实验一1 1位全加器的设计.pptVIP

设计硬件测试电路，验证约翰逊计数器的设计。 将约翰逊计数器的下载调试情况写入实验报告。 完成实验报告，下次实验课交本次实验的报告，依次类推。 实验一 1位全加器的设计 一位全加器的原理分析 一位全加器可由两个一位半加器与一个或门构成，其原理图如下图。 该设计利用层次结构描述法， 首先用Verilog HDL设计半加器电路，将其打包为半加器模块； 然后建立一个原理图输入窗口，调用两个半加器模块和ISE提供的二输入或门组成全加器电路； 最后将全加器电路编译下载到实验板。 输入是 两个加数：ain,bin, 一个进位：cin 这三个输入数据是1位（1bit),可由下载箱的 SW1, SW2, SW3提供 输出是： 和:sum 进位:cout 输出可由下载箱发光二极管显示. 步骤一：建立full_adder的工程(project) 新建立full_adder工程（project) 注意：同学们在E盘或者DATA盘的根目录下，以自己的学号为文件名建立工程，文件路径不能有中文 正确选择目标芯片的型号，封装， 选择综合工具XST,仿真工具Isim 步骤二：设计half_adder的Verilog模块 建立half_adder编辑窗口 在弹出的界面上，选择文件类型是 Verilog Module，并对文件进行命名。 在打开的空白文档，编辑半加器的Verilog描述，并保存 在sources窗口选中待综合模块halfadder，在process窗口双击Synthesize-XST 综合完后可以双击Synthesize-XST下的View RTL Schematic，得到综合后的电路图。 编辑仿真激励文件 编辑仿真激励文件 存盘 功能仿真 选择Simulation， 选择Behavioral，进行功能仿真 选中仿真激励文件 双击Simulate Behavioral Module 根据弹出的波形窗口，分析模块功能。 低层模块生成原理图符号 新建原理图窗口 编辑全加器原理图 在原理图输入界面，调入两个半加器，一个或门，点击符号 ，将器件根据全加器电路要求连接。 编辑全加器原理图 点击 加入输入输出引脚，修改端口名 确定全加器为顶层模块（set as top module） 综合。 编辑激励文件，进行功能仿真。 根据下载板的引脚情况，锁定引脚。 双击Implement Design，进行布局布线 时序仿真 选择Simulation 选择“布线后仿真”（Post-Route） 下载 双击Generate Programming File生成下载文件 双击Configure Target Device 点击OK 弹出如下界面 下载 双击Boundary Scan，在弹出的界面上，点击鼠标右键，在弹出的菜单上选择Initialize Chain 通过扫描，发现了FPGA目标芯片，然后在弹出界面上，选择下载bit文件，点击open结束。 下载 暂时不将数据装载到rom中，点击No。 下载 弹出对话框，点击OK 下载 下载后，改变拨动开关和按键，观察结果 实验思考题 为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？ 对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？ 为什么要进行引脚锁定？ 采用层次结构法描述电路有什么样的优点？