可重构硬件容错技术-研究.doc

可重构硬件容错技术研究 图 3.23 故障线网取消与重布线过程的 ModelSim 仿真结果..................................................29 图 4.1 可编程单元结构...............................................................................................................32 图 4.2 可配置逻辑子模块结构...................................................................................................33 图 4.3 可配置逻辑块结构...........................................................................................................33 图 4.4 布线开关模块结构...........................................................................................................34 图 4.5 自修复控制单元结构框图...............................................................................................34 图 4.6 配置层结构.......................................................................................................................35 图 4.7 布线信息寄存器组的组织结构.......................................................................................35 图 4.8 布线信息寄存器...............................................................................................................36 图 4.9 布线层电路结构简化图...................................................................................................36 图 4.10 双模冗余结构.................................................................................................................38 图 4.11 4×4 并行乘法器结构......................................................................................................40 图 4.12 4 位并行乘法器在自重构单元阵列的布局布线图......................................................40 图 4.13 4 位并行乘法器布局布线后功能仿真图......................................................................41 图 4.14 4 位并行乘法器故障自修复过程仿真图......................................................................41 图 4.15 容错后 4 位并行乘法器功能仿真图.............................................................................42 图 4.16 容错后 4 位并行乘法器在自重构单元阵列的布局布线图.........................................42 图 4.17 4 位串-并行乘法器结构 .......................................................................