第四章 CMO组合逻辑电路设计I.pptVIP

输出A的晶体管被两个PDN共用 Logical Effort 延迟模型 一般分析逻辑门的延迟是基于负载的，若要准确计算需要精确的寄生参数和版图信息。但在逻辑设计和电路设计阶段，无法得到这些信息，因此需要新的模型对延迟进行预算，而不必基于准确的寄生参数。 Logical Effort，LE通过比较不同逻辑结构的延迟，评估CMOS电路的延迟 类NMOS电路 单个负载管代替了PUN网络，在大扇入负载门电路中有吸引力 一个有N个输入的门只需N＋1个晶体管，可使面积减小，寄生电容减少。 由于每个输入只接一个晶体管，这对前级门来说负载很小。 但是代价是静态功耗。 类NMOS门在对速度要求高，或大部分输出都为高的电路中很有用。 类NMOS电路 （伪NMOS电路） 和互补CMOS类似 减少了晶体管数目，减少了面积和负载，但存在静态功耗！！！ 等效负载电阻 上升、下降时间非对称 存在静态功耗 设计时的注意点： 类NMOS电路 为了减少静态功耗，流过负载管的电流IL应当低 为了得到合理的NML，VOL＝ILRPDN应当低 为了减小 IL应当高 为了减小 RPDN应当低 驱动管和负载管的比例要求 1、2、3有矛盾，即越快的门意味着越大的静态功耗和越小的噪声容限。 自适应负载的类NMOS电路 等待时大pMOS M1不通，省功耗 工作时大pMOS M1导通，提速度 第四节 传输门逻辑电路（CPL） Y=CA+CX 一个MOS管可以看作一个可控开关(传输管) 但Y和A之间 差一个阈值电压－阈值损失 0 0.5 1 1.5 2 0.0 1.0 2.0 3.0 Time [ns] V o l t a g e [V] x Out In NMOS可以传输弱1，强0 PMOS可以传输弱0，强1 阈值损失 NMOS可以传输弱1，强0 PMOS可以传输弱0，强1 两传输管串联 Y=C1C2A+C1C2X 两传输管并联 Y=C1A+C2B+C1C2X+C1+C2X 不定态 不定态 不定态 举例 AND A B F B 0 = A ? B A 0 B B F = A ? B B B A F = AB 0 特点： 静态门，始终存在充放电通路 一个有N个输入的门只需N？个晶体管，可使面积减小，寄生电容减少。 无静态功耗 ? 无比 双向 A B B F = A ? B A + A ? B 异或门 NMOS传输门实现四选一多路器 NMOS传输门阵列实现四选一多路器 用NMOS传输门阵列实现全加器 Sum = Ai XOR Bi XOR Ci-1 ＝(A+B+Ci-1)!Ci+AiBiCi-1 Ci = AiBi + AiCi-1 + BiCi-1 A = 2.5 V B C = 2.5 V C L A = 2.5 V C = 2.5 V B M 2 M 1 M n 问题： 下拉时pMOS可能关不断！ VB＝VDD－Vtn＝2.5V-Vtn Vx = VDD - (VTn0 + ?(?(|2?f| + Vx) - ?|2?f|)) 由于衬偏效应 VBS不为0，Vtn|Vtp| Level Restorer M1 M2 A=0 Mn Mr x B Out =1 off = 0 A=1 Out=0 on 1 解决办法 CMOS传输门 注意： 传输门的输出不加以恢复不能用于输入 实现逻辑功能时要求无遗漏，避免不定态 B = VDD Out M1 y M2 y = VDD - VTn1 - VTn2 A = VDD C = VDD x = VDD - VTn1 G S G S 静态电路，输出最终和VDD 或GND 相连，但有阈值损失，弱1 设计非常规整，只需调整输入信号的排列顺序 实现XOR 非常简单，使用于全加器 只要串联的MOSFET不多，速度很快 但需要产生互补的输入信号 差分传输门逻辑 DPTL F=AB A A B F=AB B B B AND/NAND A A B F=A+B B F=A+B B B OR/NOR A A F=A?B F=A?B B B XOR/XNOR A A A B A B PT Network F A B A B Inverse PT Network F F F 利用互补网络可以实现互补的逻辑输出 CMOS传输门逻辑电路 没有阈值损失 传输门的版图 多路复用器 multiplexer GND VDD In1 In2 S S S S S S S In2 In1 F F F = !(In1 ? S + In2 ? S) 异或门 1 0