项目13 时序逻辑电路及应用电路的制作.pptVIP

知识重点小结 1．时序逻辑电路由触发器和组合逻辑电路组成，其中触发器是必不可少的。时序逻辑电路的输出状态不仅与输入状态有关，而且还与电路的原来状态有关。 2．计数器和寄存器是时序逻辑电路中最常用的部件。 3．寄存器是用来暂时存放数码的部件。从功能上分有数码寄存器和移位寄存器。 4．集成计数器可很方便地构成N进制计数器。方法主要有置数法和置0法。 * * 项目十三：时序逻辑电路及应用电路的制作 13．1常见集成触发器认知及测试 13．2 集成计数器认知及数显电容计计数电路的制作 13．3集成寄存器认知 项目任务 ： 项目目标：制作数显电容计计数电路； 项目要求：要求该电路选用3位BCD码集成计数器MC14553，计数范围0~999； 项目提示：该电路在PCB板上如图13.1所示。 图13.1数显电容计计数电路 13．1常见集成触发器认知及测试 先来看一下集成触发器实物： (a) 集成双D触发器74LS74 (b) 集成JK触发器74LS112 (c) 四D触发器74LS175 先做一个测试，运用四二输入与非门74LS00在面包板上搭接如图13.3所示电路来测试一下其逻辑功能特性。 图13.3 74LS00实验电路 测试步骤： 1.按图13.3测试电路将器件装在面包板上，并正确连线。 2.将晶体管稳压电源电压调至+5 门74LS00的两个输出Y1和Y2，并赋予端口名称为Q和 ，将两输入端分别接高电平和低电平，按下述测试顺序观察LED是否发光并记录，依据发光二极管单向导电性的特征，若发光二极管点亮，则相应端口输出为低电平，反之为高电平。 一、同步RS触发器 在基本RS触发器G1、G2的基础上增加G3、G4两个作导引门，就构成了同步R-S触发器。如图13.5（a）所示。R、S端为信号（数据）输入端，CP端称时钟信号端。 (a)逻辑电路 (b)电气符号 图13.5同步RS触发器 在时钟信号CP=0时，G3、G4门被关闭，输入信号R、S被封锁。基本 RS触发器 = =1，触发器状态保持不变。时钟信号CP=1时，G3、G4门被打开，输入信号R、S的经反相后被引导到基本RS触发器的输入端。由R、S信号控制触发器的状态。 表13.3是同步RS触发器逻辑功能表，表中Qn表示CP作用前触发器的状态，称初态；Qn+1表示CP作用后触发器的新状态，称次态，CP脉冲从0上跳到1（上升沿）的时刻是初、次态的时间分界 。 表13.3 同步RS触发器逻辑功能表 由表13.3可见，R、S全是“1”的输入组合是应当禁止的，因为当CP=1时，若R=S=1，则导引门G3、G4均输出“0”态，致使Q= 1，当时钟脉冲过去之后，触发器恢复成何种稳态是随机的，出现不确定的状态。 输 入 输 出 功 能 说 明 R S Qn+1 0 1 1 置1 1 0 0 置0 0 0 Qn 保持 1 1 × 禁止 图13.6是同步RS触发器的工作波形。由图可见，同步RS触发器结构简单，但存在两个严重缺点：一是会出现不确定状态。二是触发器在CP持续期间，当R、S的输入状态变化时，会造成触发器翻转，造成误动作，导致触发器的最后状态无法确定。 图13.6 同步RS触发器的工作波形形 CP RD SD R S Q Q 为克服上述缺点，常采用边沿触发的主从型JK触发器和维持阻塞型D触发器。 二、集成主从型JK触发器74LS112的逻辑功能测试 1．常见集成JK触发器及电气符号 TTL型：上升沿触发：74LS73、74LS76；下降沿触发：74LS112、74LS109等。 CMOS型：有CD4027 等。 先看一下JK触发器的电气符号，如图13.7所示。 图13.7JK触发器电气符号 2. 74LS112的引脚配置 先来看一下JK触发器74LS112的引脚配置，如图13.8所示。 图13.8 74LS112的引脚配置 3. 74LS112的逻辑功能测试 测试一下其逻辑功能，测试电路如图13.9所示。 图13.9 74LS112测试电路图 4.动态测试 测试电路如图13.10所示，使触发器端的 ＝ ＝1，J＝K＝1，CP端接1kHz连续脉冲，用示波器观察与CP的波形，注意其波形对应关系，画出波形图，分析输入－输出频率的关系，说