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ise综合报告解读(共7篇) 　　ISE综合面积报告分析　　http:///s/blog_　　Ref:http:///?tid=　　【原创】如何知道你的FPGA设计等效于多少门　　FPGA的最终面积不但和要实现的功能有关，而且和不同人的不同设计方法有关，比如同样一个buffer，用blockmemory和coregen的方法可能面积很省，但是如果直接用RTL编码产生，而且不幸没有综合成blockmem而是综合成了一大堆的寄存器和LUT则面积会很大，大到不可想象。所以要在设计前就估计出面积不太可行。除非公司开发的产品有很强的延续性，那样的话可以根据原来的项目进行近似的推算，这是可能的。　　那么在ISE里面如何看到自己设计的部分的面积呢　　1.在ISE项目中打开“viewdesignsummary”。　　在右侧designsummary窗口中选择“detailedreports”中的“mapreport”。　　2.出现如下所示的内容。我们分析一下。　　DesignSummary　　LogicUtilization:　　1.FPGA资源利用率　　NumberofSliceFlipFlops:11,555outof178,1766%Slice内部FF寄存器利用率：6%.　　Numberof4inputLUTs:21,446outof178,17612%输入LUT利用率：12%　　LogicDistribution:　　被使用的FPGA资源分布情况　　NumberofoccupiedSlices:16,079outof89,08818%占用的Slice数目：18%　　为什么Slice利用率是18%而上面的LUT利用率是12%呢？简单说明一下。假如一个Slice有两个LUT，片内总共有100个单位的Slice，也即有200个单位的LUT，那么如果我们的设计使用了24个单元的LUT，而这些LUT分布在18个Slice里面时，恰好就是现在的这种情况了。即Slice利用率18%，LUT利用率12%。　　NumberofSlicescontainingonlyrelatedlogic:16,079outof16,%Slice里面只有互相相关的逻辑，这种Slice所占比例：100%　　NumberofSlicescontaininguelatedlogic:0outof16,0790%　　Slice里面有互不相关的逻辑，这种Slice所占比例：0%　　*SeeNOTESbelowforanexplanationoftheeffectsofuelatedlogic　　TotalNumberof4inputLUTs:25,027outof178,17614%　　4输入LUT的利用率：14%　　Numberusedaslogic:21,446　　设计用LUT数目：21446　　Numberusedasaroute-thru:787　　布线路由用LUT：787　　NumberusedforDualPortRAMs:2,596　　双端口RAM用LUT：2596　　(TwoLUTsusedperDualPortRAM)　　每个双端口RAM由两个LUT构成　　Numberusedas16x1RAMs:　　用做16x1RAM的LUT：64　　NumberusedasShiftregisters:134　　用做shiftregister的LUT：134　　其他　　NumberofbondedIOBs:495outof96051%　　NumberofBUFG/BUFGCTRLs:8outof3225%　　NumberusedasBUFGs:8　　NumberusedasBUFGCTRLs:0　　NumberofFIFO16/RAMB16s:19outof3365%　　NumberusedasFIFO16s:0　　NumberusedasRAMB16s:19　　NumberofDCM_ADVs:2outof1216%　　NumberofBSCAN_VIRTEX4s:1outof425%　　NumberofRPMmacros:12　　5.等效门数　　Totalequivalentgatecountfordesign:1,681,068　　(d/o-a)W6U这是一个168万门的设计。　　AdditionalJTAGgatecountforIOBs:23,760　　附：6.等效门数的意义　　本文在发布以后，很多人回帖或者发信给我询问我等效门数的意义。我想这个问题不能一句话说完，就逐一做一下说明吧。　　(1).等效门数是对ASIC实现的大概估计。这里包含了两个意思：一