FPGA-verilog-数字系统设计考试题.docVIP

山东理工大学《FPFA技术及应用(A)》试卷纸 （A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号： …………………………………装……………………………订…………………………线………….……………………………… 适用专业 09电科1、2 考核性质 考试 开卷 命题教师 考试时间 100分钟 题号 一 二 三 四 五 六 七 八 九 十 十一 总分 得分 评阅人 复核人 一、填空(30分) 1、$display(“result=%b”,5’b01010 | 5’b11111) 显示： 2、$display(“result=%b”,!(4b1110 || 4b1001)) 显示： 3、若a=4b1110，b=4b1001，则$display(“result=%b”,{a,b,a+b}) 显示： 4、假设仿真开始时间为时刻0，画出以下描述的S信号波形图。 initial begin #2 S=1; initial begin #2 S=1; #5 S=0; #3 S=1; #4 S=0; #2 S=1; #5 S=0; end 波形图: 5、写出仿真如下top_alu模块后屏幕上应显示的信息： _________________________________ `timescale 1ns/1nsmodule `timescale 1ns/1ns module top_alu; wire [7:0] out; reg [2:0] op; reg [7:0] d1,d2; initial begin d1=8’h3e d2=8’h52 op=3’b011 #10 $display(“ouput=%d”,out); #10 $stop; end alu m(out,op,d1,d2); endmodule `define plus 3d0 `define minus 3d1 `define band 3d2 `define bor 3d3 `define unegate 3d4 module alu (out,opcode,a,b); output [7:0] out; input [2:0] opcode; input [7:0] a,b; reg [7:0] out; always @(opcode or a or b) begin case(opcode) `plus: out=a+b; `minus: out=a-b; `band: out=ab; `bor: out=a|b; `unegate: out=~a; default: out=8hx; endcase end endmodule 共 4 页 第 1页 山东理工大学《FPFA技术及应用(A)》试卷纸 （A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号： …………………………………装……………………………订…………………………线………….……………………………… 二、根据功能模块写出Verilog描述（35分） 1、写出每个及连接在一起的逻辑功能模块Verilog描述(忽略逻辑部分)。 2、写出以下逻辑电路的门级结构Verilog描述和行为Verilog描述。 3、编写二、2逻辑电路的测试模块。 共 4 页 第 2 页  山东理工大学《FPFA技术及应用(A)》试卷纸 （A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号： …………………………………装……………………………订…………………………线………….……………………………… 三、 根据要求设计逻辑电路（35分） 1. 设计检测串行序列的逻辑电路，要求当