第6章 FPGA仿真工具.ppt

第七章 FPGA仿真工具 常用的硬件描述语言的仿真器有很多种，例如 VCS、Ncsim、Affirima、Verilog-XL、SpeedWave、Finsim 和ModelSim等。 根据所使用的编程语言的不同可以将这些工具分为Verilog语言仿真器和VHDL语言仿真器。 根据工作方式的不同分为事件驱动（Event-Driven）的仿真器和时钟驱动（Cycle-Driven）的仿真器等。 ModelSim 仿真器在FPGA/CPLD设计中使用得比较广泛，这是因为Model Technology公司为各个FPGA/CPLD厂家都提供了 OEM 版本的ModelSim工具，同时Model Technology公司也对ModelSim工具进行了大力推广。 ModelSim仿真器是基于事件驱动的，它可以用来仿真Ve r i log语言，也可以用来仿真VHDL语言，同时也支持两种语言的混合仿真。 根据设计阶段不同，仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真等三大类型。 第一个仿真是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。 第二个仿真是综合后门级功能仿真。绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表。 第三个仿真是时序仿真。在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中包括了器件的信息，同时还会提供一个 SDF 时序标注文件（Standard Delay format Timing Anotation） 。 ModelSim仿真工具在默认条件下提供 11 种不同的用户窗口： 主窗口、数据流窗口、列表窗口、存储器窗口、进程窗口、信号窗口、源程序窗口、结构窗口、变量窗口、波形窗口、断言窗口等。 ModelSim 软件的用户窗口全部是基于 Tcl/Tk 语言编写的，所以可以通过使用 Tcl/Tk 语言来添加各种不同的用户窗口，也可以通过软件自带的一些工具来定制仿真环境。 7.1.1 主窗口 主窗口中的工作区以及命令控制台（脚本区）都是浮动窗口，同时还可以在主窗口中使用【View】/【Active Processes】命令打开一个活动进程窗口【Active Processes】 。 可以通过在主窗口中选择【View】/【Workspace】命令来显示或者隐藏工作区。通过【View】/【Active Processes】命令来显示或者隐藏活动进程窗口。 7.1.2 数据流窗口 数据流窗口（Dataflow）可以跟踪设计中的物理连接，跟踪设计中事件的传播，也可以用来跟踪寄存器、网线和进程等。 【Navigate】菜单： 【Expand net to drivers】 ：显示所选择信号、网线以及寄存器的驱动。 【Expand net to readers】 ：显示所选择信号、网线以及寄存器的输出。 【Expand net】 ：显示所选择信号、网线以及寄存器的驱动以及输出。 【Expand to design inputs】 ：显示网线的顶层驱动，一般在 testbench或者顶层模块中。 【Expand to hierarchy input】 ：显示网线所在层次的一级驱动。 【Trace】菜单： 【TraceX】 ：单步跟踪不确定值的上一个驱动。 【ChaseX】 ：直接跟踪不确定值的源头。 【Trace next event】 ：移动。 【Trace event set】 ：跳转到输入时间的源头。 7.1.3 列表窗口 列表窗口使用表格的形式显示仿真的结果。 窗口被分为两个可调整的部分，右边为信号列表，左边为仿真运行时间以及仿真的 Delta 时间。 在列表窗口中通过选择【Tools】/【Window Properties】命令可以弹出【Modify Display Properties(list)】对话框，使用这个对话框窗口可以对属性设置【Window Properties】和触发设置【Triggers】进行设置。 7.1.4 存数器窗口 存储器窗口可以显示设计中存储器的内容，左边为存储器列表，右边为对应的存储器的内容。 7.1.5 进程窗口 7.1.6 信号窗口 7.1.7 源程序窗口 源程序窗口主要用来显示和编辑 HDL 源文件代码。 7.1.8 结构窗口 7.1.9 变量窗口 变量窗口被分为两个不同的部分，左边为当前进程中用到的所有变量，右边为与变量相关的当前值。 在变量窗口中可以查看 VHDL 中的常数、类属、变量以及Verilog 中的寄存器和变量等。 7.1.10 波形窗口 7.1.11 断言窗口 断言允许设计人员将一些判断语句嵌入到设计中，可以对某些设计的意向行为