《微控制器原理及应用》第五章外部串行扩展技术.ppt

* SPI在发送时为单缓冲，在接收时为双缓冲。这样在前一次发送尚未完成之前，不能将新的数据写入移位寄存器。当发送过程中对数据寄存器进行写操作时，WCOL位将置位以指示数据冲突。在这种情况下，当前发送的数据继续发送，而新写入的数据将丢失。 当对主机或从机进行写冲突检测时，主机发生写冲突的情况是很罕见的，因为主机拥有数据传输的完全控制权。但从机有可能发生写冲突，因为当主机启动传输时，从机无法进行控制。 6．写冲突 * 接收数据时，接收到的数据传送到一个并行读数据缓冲区，这样将释放移位寄存器以进行下一个数据的接收。但必须在下一个字符完全移入之前从数据寄存器中读出接收到的数据，否则，前一个接收到的数据将丢失。 WCOL可通过软件向其写入1清0。 * 时钟相位控制位CPHA用于设置采样和改变数据的时钟边沿。时钟极性控制位CPOL用于设置时钟极性。不同的CPHA，主机和从机对应的数据格式如图5-18～图5-21所示。 SPI接口的时钟信号线SCLK有Idle和Active两种状态：Idle状态是指在不进行数据传输时(或数据传输完成后)SCLK所处的状态：Active是与Idle相对的一种状态。 时钟相位位(CPHA)允许用户设置采样和改变数据的时钟边沿。时钟极性位CPOL?允许用户设置时钟极性。 7．数据格式 * 图5-18 CPHA=0时SPI从机传输格式 * 图5-19 CPHA=1时SPI从机传输格式 * 图5-20 CPHA=0时SPI主机传输格式 * 图5-21 CPHA=1时SPI主机传输格式 * 如果CPOL=0，Idle状态为低电平，Active状态为高电平。 如果CPOL=1，Idle状态为高电平，Active状态为低电平。 主机总是在SCLK=Idle状态时，将下一位要发送的数据置于数据线MOSI上。 从Idle状态到Active状态的转变，称为SCLK前沿。从 Active状态到Idle状态的转变，称为SCLK后沿。一对SCLK前沿和后沿构成一个SCLK时钟周期，一个SCLK时钟周期传输一位数据。 * SPI时钟预分频器选择是通过SPCTL寄存器中的SPR1-SPR0位实现的。详见特殊功能寄存器SPCTL的介绍。 8．SPI时钟预分频器选择 * 5.3.3 SPI总线器件介绍及工作模拟 1)??SPI控制寄存器(SPCTL) SPI控制寄存器(地址为0CEH，复位值为00H)格式如图5-22所示。 1．SPI相关的特殊功能寄存器 图5-22 SPI控制寄存器格式 (1)??SSIG：SS忽略控制位。 1：由MSTR位确定器件为主机还是从机。 * 0：由SS引脚用于确定器件为主机还是从机。SS引脚可作为I/O口使用。 (2)??SPEN：SPI使能位。 1：SPI使能。 0：SPI被禁止，所有SPI管脚都作为I/O口使用。 (3)??DORD：设定数据发送和接收的位顺序。 1：数据字的最低位(LSB)最先传送。 0：数据字的最高位(MSB)最先传送。 (4)??MSTR：SPI主/从模式选择位。具体选择方法参见表5-3。 * (5)??CPOL：SPI时钟极性。 1：SPI空闲时SCLK=1。SCLK的前时钟沿为下降沿而后沿为上升沿。 0：SPI空闲时SCLK=0。SCLK的前时钟沿为上升沿而后沿为下降沿。 (6)??CPHA：SPI时钟相位选择控制。 1：数据在SCLK的前时钟沿驱动到SPI口线，SPI模块在后时钟沿采样。 0：数据在SS为低(SSIG=0)时驱动到SPI口线，在SCLK的后时钟沿被改变，并在前时钟沿采样(注：SSIG=1时的操作未定义)。 * (7)??SPR1：与SPR0联合构成SPI时钟速率选择控制位。 (8)??SPR0：与SPR1联合构成SPI时钟速率选择控制位。SPI时钟频率的选择见表5-4。 * 2)??SPI状态寄存器(SPSTAT) SPI状态寄存器(地址为0CDH，复位值为00×××××× B)格式如图5-23所示。 图5-23 SPI状态寄存器格式 (1)??SPIF：SPI传输完成标志。当一次传输完成时，SPIF被置位。此时，如果SPI中断被打开，即ESPI(IE2.1)=1，EA(IE.7)=1，将产生中断。当SPI处于主模式且SSIG=0时，如果SS为输入并被驱动为低电平，SPIF也将置位，表示“模式改变”。SPIF标志通过软件向其写入1而清0。 * (2)??WCO