实验二组合电路实验半加器、全加器、数码显示器实验报告.docxVIP

实验二 组合电路实验一一半加器、全加器、数码显示器实 验报告 湘潭大学实验报告 课程名称 实用数字电子技术基础 实验名称_半加器，全加器 和7段数码显示器页数 专业计算机科学与技术 班级_1班—同组者姓名 组别 学号2015551118 姓名 扶智宏 实验日期—2016年5月7日星期六_ 一、 实验冃的 1?验证原理图输入方式半加器/全加器的功能。 2?利用Quartusll的原理图输入方式设计简单组合电路，掌握层次化设 计的方法。 3?通过一个8位全加器的设计把握文本和原理图输入方式设计的详细 流程。 4?设计一个I ?六进制7段数码显示译码器。 5.进一步熟悉Quartus II的Verilog HDL文木设计流程，掌握组合电路 的设计仿真和硬件测试。 二、 实验要求和实验内容 半加器和全加器实验： 1,完成半加器和一位全加器的输入，包括用文本和原理图输入，编 译，综合，适配仿 真，硬件测试，并将全加器设置成一个电路元件入库 2,建立一个更高层次的原理图或文本输入，利用以上获得的1位全 加器构成8位全加 器并完成编译，综合适配，仿真和硬件测试 7段数码显示器： 1，修改两个错误语句，说明含义 Reg [6:0] Ied7s是位宽为7的寄存型变量 4 b0100 :led7slt;=7 bllOOHO 显示的数字是 4 2,引脚锁定及硬件测试，建议模式6,用键765,分别控制四位二 进制数的输入 三、实验原理 半加器和全加器实验： A,B为两个1位数，不考虑来自低位的进位，A,B相加的结果为SO, 产生的进位为CO,称半加87 能够完成除了加数，被加数之外还要加上相邻低位的进位的电路，称 为全加器 一个8位全加器可以由8个一位全加器构成加法器间的进位构成，加 法器间的进位可以由串行方式实现，即将低位加法器进位输出cout和高位 加法器进位输入cin连接7段数码显示器： 7段数码显示器的输出信号Ied7s分别接7个管，高位在左，低位在右， 没有考虑小数点的发光管 7段数码显示器设计采用case语句对数码管的7个段分别赋值0或1, 实现数字的显示 四、 实验环境与设备 GW48-CP++与 Quartusll 五、 实验代码设计(含符号说明) 半加器和全加器实验：(不需耍代码) 半加器原理图： 全加器原理图： 引脚锁定如下： 数码显示器实验： 原理图如下： 代码如下： module decl7s(a,led7s); 〃模块名为 decl7s input [3:0] a; // 四位二进制输入output [6:0] Ied7s; 〃七位译码管显示reg [6:0] Ied7s; 〃定义寄存型变量 always @(a) case(a) 4#39;b0000:led7s lt;= 7#39;b0111111; 4#39;b0001:led7s lt;= 7#39;b0000110; 4#39;b0010:led7s lt;= 7#39;bl011011; 4#39;b0011:led7s lt;= 7#39;bl001111; 4#39;b0100:led7s lt;二 7#39;b1100M0; 4#39;b0101:led7s lt;二 7#39;bll01101; 4#39;b0110:led7s lt;= 7#39;blllll01; 4#39;b0111:led7s lt;二 7#39;b0000111; 4#39;bl000:led7s lt;二 7#39;blllllll; 4#39;bl001:led7s lt;二 7#39;bll01111; 4#39;bl010:led7s lt;= 7#39;blll0111; 4#39;bl011:led7s lt;= 7#39;blllll00; 4#39;bll00:led7s lt;= 7#39;b0111001; 4#39;bll01:led7s lt;二 7#39;bl011：L10; 4#39;blll0:led7s lt;二 7#39;bllll001; 4#39;bllll:led7s lt;二 7#39;blll0001; default: Ied7s lt;= 7#39;b0000000; endcase en dmodule 引脚锁定如下： 六、 实验检验与测试 半加器/全加器原理图无错误： 7段数码显示译码器无错误： 七、 测试数据 半加器/全加器数据仿真情况如下： 7段数码显示译码器仿真情况如下： 数据记录：半加器/全加器； 7段数码显示译码器： 八、 实验过程中出现的问题及处理情况（包括实验现象、原因分析、 排故障的方法等）1,实验现象：仿真失败 原因分析：没有将模式改为 Quartusll的模式 排故障的方法：改完后重新仿真2,实验现象：编程