计算机组成和体系结构-第三章-3.5-3.6.pptVIP

* 1、随机替换算法 2、先进先出算法（FIFO） 先装入Cache的主存块，替换时先被淘汰。 用FIFO队列实现。 3、最近最少使用算法（LRU） 该算法统计哪一个Cache行是近段时间使用次数最少的Cache行，需替换时就将它替换出去。 LRU替换算法可以通过为每个Cache行设置一个计数器来实现LRU替换算法，Cache每命中一次，命中行的计数器被清零，其他行的计数器加1，需要替换的话，就将计数器值最大的行替换出去。 三、cache替换算法 做法：每行配置修改位M，有存储单元被修改，则M=1。 （1） 写回法 当CPU写Cache命中的时候，只修改Cache的内容，而不立即改写主存，只当此行被换出的时候才写回主存。 评价：显著减少写主存的次数，但是存在不一致性隐患。 三、cache写操作策略 （2）全写法 当写Cache命中的时候，Cache与主存同时修改；若不命中，则向主存写入。 评价：写Cache与主存同步进行，省去设置修改位及判断逻辑，但对CPU写主存操作无高速缓冲作用，降低了Cache功效。 ? （ 3）写一次法 当第一次写Cache命中才要同时写入主存，以后处理方法与写回法相同 评价: 能维护系统全部Cache的一致性. * 设计Cache主要考虑五个问题： 第一，容量。 第二，Cache中行的大小。 第三，Cache的组织（地址映射方式）。 第四，指令和数据共用同一个Cache还是分享不同Cache。 第五，Cache的层次。 四、Cache的多层次设计 * 1、统一Cache和分离Cache 统一Cache：只有一个Cache，指令和数据混放。 分离Cache：分为指令Cache和数据Cache。它消除了流水线中指令处理器和执行单元间的竞争，因此，特别适用于Pentium Ⅱ和Power PC这样的超标量流水线中；是Cache结构发展的趋势。 2、单级Cache与两级Cache 一级Cache（）和二级Cache 采用两级Cache结构可以提高性能 四、Cache的多层次设计 * Pentium Ⅱ的Cache 六、提高访存速度的措施 采用高速器件 调整主存结构 1. 单体多字系统 W位 W位 W位 W位 W位 地址寄存器 主存控制器 . . . . . . 单字长寄存器 数据寄存器 存储体 采用层次结构 Cache –主存 增加存储器的带宽 4.2 2. 多体并行系统 (1) 高位交叉 M0 … … M1 … … M2 M3 … … … … 4.2 体内地址 体号 体号 地址 00 0000 00 0001 00 1111 01 0000 01 0001 01 1111 10 0000 10 0001 10 1111 11 0000 11 0001 11 1111 顺序编址 各个体并行工作 4.2 M0 地址 0 1 … … n－1 M1 n n+1 … … 2n－1 M2 2n 2n+1 3n－1 M3 3n 3n+1 4n－1 … … … … 地址译码 体内地址 体号 体号 (1) 高位交叉 M0 … … M1 … … M2 M3 … … … … 4.2 　体号 体内地址 地址 0000 00 0000 01 0000 10 0000 11 0001 00 0001 01 0001 10 0001 11 1111 00 1111 01 1111 10 1111 11 (2) 低位交叉 各个体轮流编址 4.2 M0 地址 0 4 … … 4n－4 M1 1 5 … … 4n－3 M2 2 6 4n－2 M3 3 7 4n－1 … … … … 地址译码 体号 体内地址 体号 (2) 低位交叉 各个体轮流编址 低位交叉的特点 在不改变存取周期的前提下，增加存储器的带宽 时间 单体 访存周期 单体 访存周期 4.2 启动存储体 0 启动存储体 1 启动存储体 2 启动存储体 3 4.2 设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足 T ＝ 4τ。 连续读取 4 个字所需的时间为 T＋(4 －1)τ (3) 存储器控制部件（简称存控） 易发生代码 丢失的请求源，优先级 最高 严重影响 CPU 工作的请求源， 给予 次高 优先级 4.2 控制线路 排队器 节拍 发生器 Q Q CM 来自各个请求源 … 主脉冲 存控标记 触发器 4.2 3.高性能存储芯片 (1) SDRAM (同