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基于FPGA的VGA彩色图片的显示 摘要：本论文依据VGA接口原理采用了Verilog HDL语言对Altera的Cyclone系列的FPGA进行了设计，通过MATLAB二值化得到图片颜色的数据，将得到的数据存储到ROM中，然后读取ROM中的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本。此方案可以广泛应用于各种仪器,数字视频系统、高分辨率的彩色图片图像处理、视频信号再现等。 论文关键词：现场可编程门阵列,VerilogHDL,VGA图像控制器,MATLAB,只读存储 VGA接口显示器是计算机系统以及智能仪器中重要的显示终端设备。标准的VGA接口需要提供以下几组基本的信号:行同步信号Hsync场同步信号Vsync以及红黄蓝3路模拟信号。因此要使数字图像信息在VGA接口显示器正确、完整地显示,就涉及到了时序的构建和数字图像信息的模拟化两方面。如果接口前端无可供利用的时序信息,那么就可参照有关标准来构造时序,这可利用可编程器件很方便地实现;另外由于VGA是一个模拟的接口标准,因此数字图像信息模拟化可用视频DA 转换器来实现。VGA标准是当前最常用的视频显示标准,还包括SVGA、XVGA等子标准。本文主要以640480,60Hz下VGA显示标准为例,实现一个满足多方面需求的VGA 显示终端接口。设计可应用于图像处理、视频信号再现、数据可视化分析等方面,实现方法和器件的选取以及设计应用列举都具有典型的代表意义。 理论分析 VGA 显示接口的硬件设计和原理 (1) 基本原理说明 这次系统设计使用的显示器是满足VGA标准的常用的彩色显示器，由CRT（阴极射线管）构成，彩色由G、R、B（绿：Green，红：Red，蓝：Blue）三基色组成。显示则用逐行扫描的方式解决，阴极射线枪发出电子束打在涂有荧光粉的荧光屏上，产生GRB三基色，合成一个彩色像素。硬件选用了Analog Device公司的ADV7123。ADV7123由三个10位高速DAC组成，最高时钟速率为240MHZ，即可以达到最高240MS/s的数据吞吐率。当f(CLK)=140MHZ，f(OUT)=40MHZ时，DAC的SFDR（无杂散动态范围）为-53dB；当f(CLK)=40MHZ，f(OUT)=1MHZ时，DAC的SFDR为-70dB。ADV7123的BLANK引脚可以用来输出空白屏幕。ADV7123在100Hz的刷新率下最高分辨率 显示器的显示原理 扫描从屏幕的左上方开始，从左到右，从上到下，进行扫描，每扫完一行，电子束回到屏幕的左边下一行的起始位置，在这个回扫的时间内，CRT对电子束进行消隐，每行结束时，用行同步信号进行行同步；扫描完所有行，用场同步信号进行场同步，并使扫描回到屏幕的左上方，在离开屏幕右下角回到屏幕左上角的时间内进行场消隐，预备下一场的扫描。 信号接口 对于普通的VGA显示器，其引出线共含5个信号：G、R、B：三基色信号；HS：行同步信号；VS：场同步信号。对于5个信号的时序驱动，对于VGA显示器要严格遵z模式。其中640是指每一行中显示的像素个数，而480是指屏幕每一列所包含的像素个数。 (2) Hs与Vs驱动信号的产生 我们常把要显示的数据如图像处理结果存放到存储器里,如果要把显示存储器里的图像在VGA 接口显示器显示,大多情况下,扫描时序是需要我们构造的。以640480,59. 94 Hz(60 Hz)为例。VGA工业标准规定具体地，在扫描过程中的时序图如图1所示： 图1 VGA行扫描、场扫描时序图 ,每场信号对应525个行周期,其中480行为图像显示行,每场有场同步信号,该脉冲宽度为2个行周期的负脉冲;每显示行包括800点时钟,其中640点为有效显示区,每行有一个行同步信号负脉冲,该脉冲宽度为96 个点时钟。这样我们可以知道,行频为52559. 94 Hz 即31469 Hz ,需要的点时钟频率为94 Hz约25 MHz。由上图可知，实际上在真正的实现过程中，每一行扫描所花的时间实际上比显示一行的像素所需的时间多了800-640=160个像素的时间而每一屏的扫描时间则是显示525行的时间，而不是480行的时间。 VGA 显示接口的验证方法 在正式调试或使用接口前,对设计进行基本测试、论证是有必要的,通常方法是尽可能脱离其它不确定因素,只对关心这部分电路进行测试。如果在FPGA 里构造的数据能够按要求在显示器上显示,则表示基本可以使用了。例如把计数器输出作为DA的红绿蓝数字信号输入,以H_Cnt作为计数脉冲,并引入上述的时序信号,正常情况下显示器显示结果