DSP器件及其应用-DSP的硬件结构.pptVIP

* [例3-2]累加器A=FF 0123 4567h，执行带移位的STH和STL指令后，求暂存器T和A的内容。 STH A, 8, T ; A的内容左移8位后，AH存入T，T=2345h，A=FF 0123 4567h STH A, -8, T ; A的内容右移8位后，AH存入T，T=FF01h，A=FF 0123 4567h STL A, 8, T ; A的内容左移8位后，AL存入T，T=6700h，A=FF 0123 4567h STL A, -8, T ; A的内容右移8位后，AL存入T，T=2345h，A=FF 0123 4567h 3.2 累加器 3 中央处理单元（CPU） TMS320C54x的硬件结构 桶形移位寄存器的功能 主要用于格式化操作，为输入的数据定标。 ① 在进行ALU运算之前，对输入数据进行数据定标； ② 对累加器进行算术或逻辑移位； ③ 对累加器进行归一化处理； ④ 在累加器的内容存入数据存储器之前，对存储数据进行定标。 3.3 桶形移位器 3 中央处理单元（CPU） TMS320C54x的硬件结构 * 3.3 桶形移位器 桶形移位器能把输入的数据进行0到31位的左移和0到16位的右移。 3 中央处理单元（CPU） 图3-5 桶形移位器的功能框图 TMS320C54x的硬件结构 * 3.3 桶形移位器 桶形移位寄存器的输入可以为： ①DB,取得16位输入数据； ②DB和CB ,取得32位输入数据； ③40位累加器A或B。 桶形移位寄存器的输出连到： ① ALU的一个输入端， ②经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。 3 中央处理单元（CPU） TMS320C54x的硬件结构 * 3.3 桶形移位器 [例3-3] 对累加器A执行不同的移位操作 ADD A, - 4，B ;累加器A的值右移4位后加到累加器B中 ADD A, ASM，B ;累加器A的值按ASM指定的移位数移位后加到累加器B中 NORM A ;按暂存器T中的数值对累加器A进行归一化 3 中央处理单元（CPU） TMS320C54x的硬件结构 * 乘法器/加法器（MAC）单元包括1个乘法器和1个专用加法器。乘法器/加法器单元具有强大的乘累加运算功能，可以在一个流水线周期内完成1次乘法运算和1次加法运算。 TMS320C54x CPU中的MAC单元有一个17位×17位的硬件乘法器，并且附带了一个40位的专用加法器，其功能框图如图3-6所示。其中硬件乘法器用来完成乘法运算，专用加法器用来完成累加、取整、饱和等操作。 乘法器/加法器单元由以下部分组成：乘法器，加法器，带符号/无符号输入控制，小数控制，零检测器，舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。 3.4 乘法器/加法器单元 3 中央处理单元（CPU） TMS320C54x的硬件结构 * 图3-6 乘法器/加法器单元功能框图 乘法器输入： X:T，A, DB0~15 Y:A, DB0~15, CB0~15, PB0~15 乘法器输出：加法器 加法器输入： X:乘法器 Y：A,B, 加法器输出：将产生的状态标志送入状态寄存器，A,B 3.4 乘法器/加法器单元 * [例3-4] MAC指令和MACR指令的执行情况分析 MACR *AR3,A ;将AR3指向的存储单元内容与暂存器T的值相乘后与累加器A的值 相加后送入A中，再进行四舍五入运算。 3.4 乘法器/加法器单元 3 中央处理单元（CPU） TMS320C54x的硬件结构 * 比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，即选择累加器中较大的字并存储在数据存储器中，并改变状态寄存器ST0中的测试/控制位和状态转移寄存器（TRN）的值。其功能框图如图3-8所示。 功能：多用于Viterbi型蝶形运算，加、比较、选择、存储运算。 用途：多用于通信中均衡，解码等Viterbi蝶型计算 3.5 比较、选择和存储单元（CSSU） 3 中央处理单元（CPU） TMS320C54x的硬件结构 * 图3-8 比较、选择和存储单元 结构：比较单元COMP,TRN,TC用于记录比较结果 选择单元：MSW/LSW 存储通过EB0～15完成（输出） 输入为A,B,桶型移位寄存器 3.5 比较、选择和存储单元（CSSU） 3 中央处理单元（CPU） TMS320C54x的硬件结构 * [例3-5] CMPS指令的操作 CMPS A, *AR1 功能：对累加器A的高16