第四章arm存储与异常中断处理.pptVIP

第4章ARM体系结构;4.6 ARM存储器组织;4.6.1 数据类型和存储格式;4.6.2 ARM的存储体系;4.6.3 片上存储器的用法;片上存储器用作紧耦合存储器;TCM在ARMv6处理器核的位置;片内TCM存储器举例;Cortex-R4F方框图—含TCM接口;ARM1136的TCM支持DMA传输;ARM966E-S核的TCM地址映射;ARM966E-S的TCM别名地址空间;ARM966E-S的TCM特点;ARM966E-S的TCM接口特点（续1）;ARM966E-S的TCM特点接口（续2）;AT91SAM9261处理器的TCM;TCM的使能操作;S3C44B0X和S3C4510B的三种片上存储器的配置用法;ARM920T的片内存储器;ARM720T的片内存储器;4.6.4 协处理器CP15;CP15寄存器的访问;4.6.5 存储器管理单元MMU;4.6.6 保护单元;保护单元的工作原理和作用;受保护区域的属性;含PU的ARM处理器主存访问过程;区域属性;访问受保护区域时产生的异常;带PU的ARM核概要;在带PU的ARM系统中创建区域;含有PU的ARM核;初始化PU、Cache和写缓冲器;带保护单元和MMU的系统框图;4.6.7 ARM处理器的Cache;4.6.8 快速上下文切换扩展;ARM虚拟存储器用户任务上下文切换示例-1;ARM虚拟存储器用户任务上下文切换示例-2;ARM虚拟存储器用户任务上下文切换示例-3;3个任务的多任务环境中快速上下文切换扩展的举例：;3个任务的多任务环境中快速上下文切换扩展的举例：（续）;4.6.9 写缓存器(Write Buffer);S3C44B0X处理器的写缓存区;4.7 ARM的异常中断;ARM 异常和中断处理;课程安排; 异常;异常入口/出口汇总; 异常; 如果异常处理程序已经把返回地址拷贝到堆栈，那么可以使用一条多寄存器传送指令来恢复用户寄存器并实现返回。; 异常; 异常; ARM内核在中断异常时置位中断禁止标志，这样可以防止不受控制的异常嵌套。 注：异常总是在ARM状态中进行处理。当处理器处于Thumb状态时发生了异常，在异常向量地址装入PC时，会自动切换到ARM状态。;当异常结束时，异常处理程序必须： 1.将LR中的值减去偏移量后存入PC，偏移量根据异常的类型而有所不同； 2.将SPSR的值复制回CPSR； 3.清零在入口置位的中断禁止标志。 注：恢复CPSR的动作会将T、F和I位自动恢复为异常发生前的值。;;在异常处理结束后，异常处理程序完成以下动作：; 快速中断请求(FIQ)适用于对一个突发事件的快速响应，这得益于在ARM状态中，快中断模式有8个专用的寄存器可用来满足寄存器保护的需要（这可以加速上下文切换的速度）。 不管异常入口是来自ARM状态还是Thumb状态，FIQ处理程序都会通过执行下面的指令从中断返回： SUBS PC,R14_fiq,#4 在一个特权模式中，可以通过置位CPSR中的F位来禁止FIQ异常。; 中断请求（IRQ）异常是一个由nIRQ输入端的低电平所产生的正常中断（在具体的芯片中，nIRQ由片内外设拉低，nIRQ是内核的一个信号，对用户不可见）。IRQ的优先级低于FIQ。对于FIQ序列它是被屏蔽的。任何时候在一个特权模式下，都可通过置位CPSR中的I 位来禁止IRQ。 不管异常入口是来自ARM状态还是Thumb状态，FIQ处理程序都会通过执行下面的指令从中断返回： SUBS PC,R14_fiq,#4; 中止发生在对存储器的访问不能完成时，中止包含两种类型： 预取中止 发生在指令预取过程中 数据中止 发生在对数据访问时; 当发生预取中止时，ARM内核将预取的指令标记为无效，但在指令到达流水线的执行阶段时才进入异常。如果指令在流水线中因为发生分支而没有被执行，中止将不会发生。 在处理中止的原因之后，不管处于哪种处理器操作状态，处理程序都会执行下面的指令恢复PC和CPSR并重试被中止的指令： SUBS PC,R14_abt,#4; 当发生数据中止后，根据产生数据中止的指令类型作出不同的处理：;块数据转移指令（LDM,STM）完成。 当回写被设置时，基址寄存器被更新。在指示出现中止后，ARM内核防止所有寄存器被覆盖。这意味着ARM内核总是会保护被中止的LDM指令中的R15（总是最后一个被转移的寄存器）。 ; 在修复产生中止的原因后，不管处于哪种处理器操作状态，处理程序都必须执行下面的返回指令 ： SUBS PC,R14_abt,