第5章-Verilog HDL语法规范（第3讲）-5.3.pdf

Verilog HDL语言设计规范 Verilog HDL描述方式 模块内具体逻辑行为的描述方式又称为建模方式。根据设 计的不同要求，每个模块内部具体的逻辑行为描述方式可 以分为四个不同的抽象级别。 对于外部来说，看不到逻辑行为的具体实现方式。因此，模 块的内部具体逻辑行为描述相对于外部其它模块来说是不可 见的。 改变一个模块内部逻辑行为的描述方式，并不会影响该模块 与其它模块的连接关系。 Verilog HDL描述方式 Verilog HDL提供了下面四种方式描述具体的逻辑行为： 行为级描述 数据流描述  结构级描述  开关级描述 Verilog HDL描述方式 --行为级描述 Verilog HDL的行为级描述是最能体现电子设计自动化 风格的硬件描述方式 它既可以描述简单的逻辑门，也可以描述复杂的数字系统乃 至微处理器。 既可以描述组合逻辑电路，也可以描述时序逻辑电路。因此， 它是Verilog HDL最高抽象级别的描述方式。 可以按照要求的设计算法来实现一个模块，而不用关心该模 块具体硬件实现的细节。 这种抽象级别描述方式非常类似c编程。 Verilog HDL描述方式 --行为级描述 行为级描述只能用于对设计进行仿真，而不能用于对设 计进行综合。 这是因为：行为级描述中包含了不可综合的描述语句。不可综合的语句只能用于 仿真，不可用于综合。 逻辑行为的描述是通过行为描述语句来实现的。可使用下述 过程语句结构描述行为功能。 initial语句 该语句只执行一次,通常用于初始化变量。 always语句 该语句循环执行若干次。 Verilog HDL描述方式 --行为级描述 在这两种语句中，只有寄存器类型的数据能够被复制。在 被赋新值前，寄存器型数据保持原有值不变。 所有的initial语句和always语句在零时刻并行执行。 Verilog HDL描述方式 --行为级描述的例子 module behave; always begin reg a, b; #50 a = ~a; initial begin end a = b1; always begin b = b0; #100 b = ~b; end end endmodule 本设计保存在本书配套资料\eda_verilog\behav_des 目录下 Verilog HDL描述方式 --数据流描述方式 数据流描述方式，也称寄存器传输级（Register Transfer ， RTL ）描述方式。 所谓的数据流描述可以这样理解，即：在一个复杂的数字系统中， 应该包含有数据流和控制流。 控制流用于控制数据的“流向”。  即，数据将要到达的地方。 Verilog HDL描述方式 --数据流描述方式