ASIC基本流程以及工具介绍.docVIP

ASIC流程与工具 （1）ASIC流程(En) Some notes: 1. Definition of front-end 2. Lack of FPGA prototype （3）简化流程 （4）流程所对应的工具 黑体字是实验室用的工具 流程 Synopsys工具 其他工具 需求分析 设计规范和划分 算法设计 Matlab,C ,C++ 架构设计 Matlab,C,C++,System C RTL设计 Top-down输入工具： SUMMIT的Visual HDL Cadence的 Renior 电路图输入工具： Cadence 的Composer ViewLogic的Viewdraw 仿真和验证 Leda-语法检查 VCS-Verilog仿真 Scirocco-VHDL仿真 Vera-验证 Cadence NC-Verilog Verilog-XL NCSim Mentor ModelSim 设计整合与验证 Saber-模拟数字混合仿真 逻辑综合 Design Compiler Cadence BuildGates 静态时序分析 PrimeTime 门级仿真 VCS 可测性设计 DFT Compiler dftadvisor 规划 Astro Encounter,Blast-Fusion, Voltage-storm or redhawk 布局 Physical Compiler Encounter, Blast-Fusion 时钟树综合 Astro 布线 Astro Encounter, Blast-Fusion 物理验证 Hercules Calibre(Mentor) 提取寄生参数 Star-RCXT 静态时序分析 PrimeTime 后仿真 VCS 流片 封装测试 等效性检查 Formality Questions: Before tape-out,which routine check should be performed for your layout database in 0.18 um process? a.drc b.lvs c.drcantenna d.simulation (Answer:post-simulation) What is the purpose and general flow of design verification? What techniques in your knowledge are used in design verfication? 验证技术：Vera, SystemVerilog DC里link library, target library, symbol library: 目标库（targe_library）：是DC在mapping时将设计映射到特定工艺所使用的库，就是使用目标库中的元件综合成设计的门级网表 连接库（link_library）：是提供门级网表实例化的基本单元，也就是门级网表实例化的元件或单元都来自该库。连接库定义为标准单元的db格式的库文件加上pad db格式的库文件，加上ROM，RAM等宏单元库文件” 符号库（symbol library）：指定的库用来将库中的器件用图形表示出来。 which one is worse-case in 0.18um process? 1.1.8v,25c 2.1.98v,125c 3.1.62v,-40c 4.1.62v,125c 5.1.98v,-40c 增加最大工作频率？ a.lower temperature; b.lower operating voltage; c.lower substrate doping; d.none of the above.