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基于EDA技术的智能抢答器的设计 实习报告 题目：数字逻辑系统设计 班 级： 姓 名： 学 号：专 业： 实 验 室：开放实验室 实习时间： 一、 实习教学的目的： 本实习为综合性、设计性实习，目的是加强学生的实践技能提高 学生综合分析问题，解决问题的能力。 二、 实习教学的基本要求： 、加深对数字逻辑系统设计、 数字电子技术课程所学理论的认识 和理解，分析课题的要求，明确课题的内容。 2、根据系统划分，正确写出 VHDL源程序并仿真验证，最后下载 到实验箱上进行验 3 、掌握课题电路的作用原理及主要电路的设计方法， 掌握课题中 各关键部件的描述方法 三、实习教学的内容： 设计： 数字式竞赛抢答器 1 、设计一个可容纳 4组参赛的数字式抢答器，每组设一个按钮， 供抢答使用。 、抢答器具有第一信号鉴别和锁存功能， 使除第一抢答者外的按 钮不起作用。 、设置一个主持人“复位”按钮。 、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后， 有指示灯显示抢答组别，扬声器发出 2~3 秒的音响。 、设置一个计分电路，每组开始预置 100分，由主持人记分，答 对一次加 10分，答错一次减 10 分。 三 单元模块设计部分 单元模块设计部分分四个部分，包括：抢答模块，计时模块，计 分模块，数据选择模块。每个模块的作用分别为： 1. 抢答模块 : 实现四路抢答功能，以选手最快速度将拨码开关置 1 为抢答成功。 2. 计分模块：实现每位选手答题的计分功能，有手动加分减分功 能，当选手抢答成功后 10 秒仍未答题则自动减分。 计时模块：实现选手答题的计时功能，若选手抢答成功后没有 答题则计时模块会发出信号给计分模块。 数据选择模块：当选手抢答成功后，以该选手的号码最为数据 选择的地址，数据选择将计时模块的减分信号线与该选手的计分模块 相连接，若选手没有答题则扣分。 3.1 抢答模块的设计 其程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qiangda is port( a:in std_logic; b:in std_logic c:in std_logic d:in std_logic en_out:out std_logic en:in std_logic adrout:out std_logic_vector(3 downto 0); led_out:buffer std_logic_vector(6 downto 0)); end qiangda; architecture bhv of qiangda is signal key_in:std_logic_vector(3 downto 0); begin process(en) begin if en=1then key_in=abcd; else key_in=0000; end if; end process; process(key_in) variable led:std_logic_vector(6 downto 0); begin case key_in is when0000=led:=1000000;--0 when1000=led:=1111001;--1when0100=led:=0100100;-- 2when0010=led:=0110000;--3when0001=led:=0011001;- -4when others=led:=null; end case; led_out=led; end process; process(a,b,c,d) begin en_out=a or b or c or d; adrout=key_in; end process; end bhv; 3.2 计分模块的设计 其程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jifen is port(a:in std_logic; 四位智能竞赛抢答器 第一章 系统设计 第一节 课题目标 《硬件描述语言》是一门技术性、应用性很强的学科，实验课教 学是它的一个极为重要的环节。 不论理论学习还是实际应用， 都离不 开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下 功夫，单凭课堂理论课学习， 势必出现理论与实践脱节的局面。 《HDL 项目设计》 的目的就是让我们在理论学习的基础上， 通过完成一个涉 及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统 设计，使我们不但能够将课堂上学到的理论知识与实际应用结合