可编程逻辑器件：第八章 VHDL硬件语言.ppt

ARCHITECTURE or2_arc OF example_v IS BEGIN y = a OR b; END or2_arc; ARCHITECTURE nand2_arc OF example_v IS BEGIN y = NOT(a AND b); END nand2_arc; ARCHITECTURE nor2_arc OF example_v IS BEGIN y = NOT(a OR b); END nor2_arc; ARCHITECTURE xor2_arc OF example_v IS BEGIN y = a XOR b; END xor2_arc; CONFIGURATION cfg1 OF example_v IS FOR and2_arc END FOR; END cfg1; CONFIGURATION cfg2 OF example_v IS FOR or2_arc END FOR; END cfg2; CONFIGURATION cfg3 OF example_v IS FOR nand2_arc END FOR; END cfg3; CONFIGURATION cfg4 OF example_v IS FOR nor2_arc END FOR; END cfg4; CONFIGURATION cfg5 OF example_v IS FOR xor2_arc END FOR; END cfg5; 在上例（ example_v）中，有5个不同的结构体，分别用来完成二输入的逻辑与、或、与非、或非和逻辑异或的运算操作。在程序中使用了5个默认配置语句来指明设计实体example_v和哪个结构体一起组成一个完整的设计：配置语句cfg1将与逻辑结构体配置给实体；cfg2将或逻辑结构体配置给实体；cfg3将与非逻辑结构体配置给实体；cfg4将或非逻辑结构体配置给实体；cfg5将异或逻辑结构体配置给实体。在进行模拟的时候，将根据所编译的是上面的哪个配置来决定要进行模拟的结构体，也就是说最后一个被编译的结构体（异或逻辑）将被模拟。 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 例： B1： BLOCK SIGNAL s1：BIT； BEGIN s1 = a AND b; B2： BLOCK SIGNAL s2：BIT； BEGIN s2= c AND d; B3： BLOCK BEGIN Z = s2; END BLOCK B3; END BLOCK B2; y= s1; END BLOCK B1; a b s1 c d s2 s2 Z 2、 进程（PROCESS） PROCESS结构是最能体现VHDL语言特色的语句。与BLOCK语句一样，利用PROCESS语句结构可以描述一个功能独立的电路。与BLOCK语句不同之处是，在系统仿真时，PROCESS结构中的语句是按顺序逐条向下执行的，而不像BLOCK语句那样并发执行。一个结构体中可以有多个并行运行的进程结构，每一个进程内部是由一系列顺序语句来构成的。 PROCESS语句的结构 [进程标号] PROCESS [（敏感信号表）] [进程说明语句] BEGIN 顺序描述语句 END PROCESS [进程标号]； 注意：在多个进程的结构体描述中，进程标号是区分各个进程的标志。但是进程标号并不是必需的。单进程以PROCESS开始，以END PROCESS结束。 进程中的敏感参数变化使该进程启动 。 例：两输入或非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nor2_v2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END nor2_v2;