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topS0!3:0)
top
S0!3:0)
QA OUT(3:0|
S 1(3:0)
CLKJN
PAUSE
RESET
QC OUT(7:0)
top
I、总体 RTL SCHEMATIC：
DDPP课程设计
0~99秒可设置倒计时器的简单设计与实现
本设计基于Xilinx ISE Design Suite软件开发平台和英综合工具进行0~99秒可设宜倒计 时器数字电路的功能设讣，在FPGA BSSYS2开发板上来完成设汁的测试和实现。
端口说明：
CLK_IN为50MHZ时钟输入：
PAUSE计时暂停；
RESET计时重置；
SI, SO为重置时设巻的倒il?时的高位和次髙位的起 始值；
QA_OUT连接到数码管阳极：
QC_OUT连接到八段数码管（含小数点）阴极：
图 2 RTL SCHEMATIC 细节图
II、源程序
2)?
“主模块顶层程序：
module top(CLK_IN,RESET,PAUSE,S1,SO,QC_OUT；QA_OUT);
input CLK_IN,RESET,PAUSE;
input [3:0] S1,SO;
output [7:0] QC_OUT;
output [3:0] QA_OUT;
wire CLK_OUT;
wire CLK2_OUT;
wire [3:0] Q1,Q2,Q3,Q4;
wire [7:0] Ql_OUT；Q2_OUTq3_OU7；Q4_OUT;
frediv fl(CLK_OU7；CLK2_OUTCLK」N);
source^counter^l cl(QbQ2,Q3,Q4,CLK_Oin；RESE1；PAUSE,S：LSO);
display dl(Ql^OUTQl)；
display2 d2(Q2_OUl；Q2);
display d3(Q3_OUT,Q3);
display d4(Q4_OUT,Q4);
coordination ol(QC_OUT,QA_OUT,Ql_OUT；Q2_OUT；Q3_Oin；Q4_OUECLK2_OUT); en dmodule
2)分模块具体程序
1、分频模块
module frediv(CLK_OUT,CLK2_OUT/CLKJN);
output CLK_OUTCLK2_OUT;
input CLKJN; LK」N(CLKJN),
.RESET(RESET),
PAUSE(PAUSE),
.S1(S1L
?SO(SO),
QC_OUT(QC_OUT),
QA_OUT(QA_OUT)
);
parameter PERIOD = 20;
initial begin
CLKJN = UbO;
#10;
forever
#(PERI0D/2)CLK JN = ~CLK_IN;
end
initial
begin
RESET=0;
PAUSE = 0;
SI = 4Z0;
= 4dO; #100;
= 4d2;
= 4d4; #100;
= 4d4;
S0 = 4d2; #100;
RESET=1; #100;
RESET=O; #100;
PAUSE=1; #100;
PAUSE=O; end
图3仿真波形
各个信号仿真波形正常。y
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