基于fpga的16位乘法器的实现.docxVIP

20 13 --20 14 学年第 2 学期  物电 学院期末考试卷 《微型计算机控制技术》 学号:  姓名:  班级: 说明：本人是 FPGA 初学者，希望有共同爱好者一起探讨， QQ:2528620472,加时说明 FPga 装 订 线  （考试题目及要求） 基于 FPGA 的 16 位乘法器的实现 本设计以 16 位乘法器的设计为基础，从而掌握现代大规模集成数字逻辑电路的 应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子 设计自动化(EDA)的基本方法。由 16 位加法器构成的以时序逻辑方式设计的 16 位乘 法器，乘法通过逐向移位加原理来实现，从被乘数的最低位开始，若为 1，则乘数左 移与上一次和相加；若为 0，左移后以全零相加，直至被乘数的最高位。从而实现乘 法的移位运算。 word 文档 可自由复制编辑 引 摘  目 录 言 ....................................................................................................................................... - 1 - 要 ....................................................................................................................................... - 2 - 一、乘法器概述 ....................................................................................................................... - 3 - 1.1 EDA 技术的概念 ........................................................................................................ - 3 - 1.2 EDA 技术的特点 ........................................................................................................ - 3 - 1.3 EDA 设计流程 ............................................................................................................ - 5 - 1.4 硬件描述语言（Verilog HDL） ................................................................................ - 5 - 二、16 位乘法器的设计要求与设计思路 .............................................................................. - 6 - 2.2 设计要求 .................................................................................................................... - 6 - 16 位乘法器的总体框图 .................................................................................................. - 6 - 16 位乘法器的综合设计 .................................................................................................. - 7 - 4.1 16 位乘法器功能 ........................................................................................................ - 7 - 4.2 16 位乘法器设计思路 ....................................................................................