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(圆满版)华为fpga设计规范(VerilogHdl) (圆满版)华为fpga设计规范(VerilogHdl) PAGE / NUMPAGES (圆满版)华为fpga设计规范(VerilogHdl) FPGA设计流程指南 序言 本部门所肩负的 FPGA  设计任务主假如双方面的作用：  系统的原型实现和  ASIC  的原型 考证。编写本流程的目的是： 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 形成风格优秀和圆满的文档。 实此刻 FPGA 不一样样样厂家之间以及从 FPGA 到 ASIC 的顺利移植。 便于新职工迅速掌握本部门 FPGA 的设计流程。 因为当前所用到的 FPGA 器件以 Altera 的为主，所以下边的例子也以 Altera 为例，工 具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus ，但原则和方法对于其余 厂家和工具也是基本合用的。 目 录 1. 鉴于 HDL 的 FPGA 设计流程概括 1 设计流程图 1 重点步骤的实现 2 功能仿真 2 逻辑综合 2 前仿真 3 布局布线 3 后仿真（时序仿真） 4 2. Verilog HDL 设计 4 编程风格（ Coding Style ）要求 4 文件 4 大小写 5 表记符 5 参数化设计 5 空行和空格 5 对齐和缩进 5 说明 5 参照 C 语言的资料 5 可视化设计方法 6 可综合设计 6 设计目录 6 3. 逻辑仿真 6 测试程序（ test bench） 7 使用预编译库 7 4. 逻辑综合 8 逻辑综合的一些原则 8 对于 LeonardoSpectrum 8 大规模设计的综合 8 必然重视工具产生的警示信息 8 调用模块的黑盒子（ Black box ）方法 8 10 校订纪录 10 鉴于 HDL 的 FPGA 设计流程概括 1.1 设计流程图 （ 1）设计定义 （ 2）HDL 实现 （ 3）功能仿真 （4）逻辑综合 （5）前仿真 （ 6）布局布线 （ 8）静态时序解析 （ 7）后仿真 （ 9）在系统测试 说明：  逻辑仿真器 逻辑综合器 逻辑仿真器 FPGA 厂家工具 逻辑仿真器 逻辑仿真器主要指 modelsim ， Verilog-XL 等。 逻辑综合器主要指 LeonardoSpectrum、Synplify 、FPGA Express/FPGA Compiler 等。 FPGA 厂家工具指的是如 Altera 的 Max+PlusII 、 QuartusII ， Xilinx 的 Foundation 、 Alliance 、 ISE4.1 等。 1 1.2 重点步骤的实现 1.2.1 功能仿真 调用模块的 RTL 代码 测试程序 测试数据 行为仿真模型 （ test bench） 逻辑仿真器 说明： “调用模块的行为仿真模型”指的是 RTL 代码中引用的由厂家供给的宏模块 /IP ，如 Altera 供给的 LPM 库中的乘法器、存储器等零件的行为模型。 1.2.2 逻辑综合 RTL 代码 设置综合目标 调用模块的 和拘束条件 黑盒子接口 逻辑综合器 EDIF 网表 HDL 网表 （ netlist ） （ netlist ） 说明： “调用模块的黑盒子接口”的导入，是因为 RTL 代码调用了一些外面模块，而这些外面模块不可以被综合或无需综合， 但逻辑综合器需要其接口的定义来检查逻辑并保存这些模块的接口。 2 1.2.3 前仿真 逻辑综合器 HDL 网表 调用模块的 测试程序 测试数据 （ netlist ） 行为仿真模型 （ test bench） 逻辑仿真器 说明： 一般来说，对 FPGA 设计这一步可以跳过不做，但可用于 debug 综合有无问题。 1.2.4 布局布线 逻辑综合器 设置布局布线 EDIF 网表 调用模块的 拘束条件 （ netlist ） 综合模型 FPGA 厂家工具 HDL 网表 SDF 文件 下载 /编程文件 （标准延时格式） （ netlist ） 3 1.2.5 后仿真（时序仿真） 测试数据 FPGA 厂家工具 HDL 网表 SDF 文件 FPGA 基本单 测试程序 （netlist ） （标准延时格式） 元仿真模型 （ test bench） 逻辑仿真器 2. Verilog HDL 设计 鉴于未来设计转向 ASIC 的方便，本部门的设计一致采纳 Verilog HDL ，但针对混淆设 计和混淆仿真的趋向，全部开发人员也应能读懂 VHDL 。 Verilog HDL 的学习可参照 [1][2] 。 2.