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PAGE PAGE # PAGE PAGE # 数字电路与逻辑设计实验指导书 实验一 Quartus软件的基本操作 、实验内容 .熟悉Quartus软件的基本操作，了解各种设计方法（原理图设计、文本 设计、波形设计） .用逻辑图和VHDL语言设计一个异或门。 二、电路要求 .进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可 上机操作。 .预习报告内容有： ?I异或门的逻辑图； ?I用VHDL语言设计异或门； .实验结束前，要填写实验卡，将异或门的仿真波形画在实验卡上。 三、电路功能介绍 异或门（XOR） 用途：异或门是一种用途广泛的门电路。 典型应用是作为加法器 的单元电路。 ,|||卜「,~陋―■ ,|||卜「 ,~陋― ■ 「. I 3~~ 翅 IE IT .BJ Out ?真值表 VH VHDL程序 数据流描述： LIBRARY IEEE LIBRARY IEEE； USE 工EEE.STD_LOGTC_1164.ALL； ENTITY 笈。IS PORT ( Sir b ： IN STD LOGIC； c : OUT STD LOGIC END ENTITY 菖Q匚2； OF ISARCHITECTURE bhv OF IS BEGIN c=a XOR END ARCHITECTURE b；| bliv; ?波形图 实验二素数检测器的设计与仿真 一、实验内容 用逻辑图和VHDL语言设计素数检测器。 二、电路要求 .进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可 上机操作。 .预习报告内容有： ?I素数检测器的逻辑图； -I用VHDL语言设计素数检测器，用尽量多的方法来描述； 3.实验结束前，要填写实验卡，将以上 2种电路的仿真波形画在实验卡上。 三、电路功能介绍 对于4位输入组合 N=N3N2N1N0,当N = 1、2、3、5、7、11、1 3时该函 数输出为1,其他情况输出为0” ?I逻辑图 四位素数检测器的标准和设计 四位素数检测器最小化后的设计 ?真值表 ? VHDL程序 参考教材 实验三 三态门，OC门的设计与仿真 一、实验内容 .用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。 .用逻辑图和VHDL语言设计一个OC门(集电极开路门)。 二、电路要求 .进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可 上机操作。 .预习报告内容有： ?I三态门、OC门的逻辑图； ?I用VHDL语言设计三态门、OC门，用尽量多的方法来描述； .实验结束前，要填写实验卡，将以上 2种电路的仿真波形画在实验卡上。 三、电路功能介绍 .三态门，又名三态缓冲器 (Tri-State Buffer) ?I用途：用在总线传输上，有效而又灵活地控制多组数据在总线上 通行，起着交通信号灯的作用。 -I逻辑图 二二，二后:心匚一口…；刎叮二匚0也 ■ I ■ ?真值表 EN A OUT 0 0 Hi-Z 0 1 Hi-Z 1 0 0 1 1 0 VH VHDL程序 行为描述： 6tri_5Am - Text Ed tor [LIBRARY IEEE； USE IEEE , STD_LOGIC_1164 . AI.L ; ENTITY tris IS PORT ( enable tdatain;IN STD_LOGIC; dataout:OUT STD_LOGIC )； END tri_s; ARCHITECTURE bhv OF tri_s IS BEGIN PROCESS (enable,datain) BEGIN IF enable= T11 THEN dataout=datain; ELSE dat.acu.t- r Z 1 ; END IF； END PROCESS； END bhv; 结构体描述： 工 nnni.vhd - Text Editor ^LIBRABY IEEE; USE I EE E . ST1 DLOGI Cl 16 4 .ALL； ENTITY santai IS PORT ( en, a: IN SII_WGLC; b :OUT ￡TD_T.OGIC )； END saittazL; ARCHITECTURE sant3imen OF santai IS SHG附虹 c;STD_LOGIC; COMPONENT tri_E PORT ( enable, datain: IM STD^OGIC; dataout;OUT SID_LOGIG ): END CQMPONEHT； BEGIN UO:tris PORT MAP(enFarc); b=c; END santaimen; ?波形图 . OC门，又名集电极开路门（opndrn） -