《EDA综合设计与实践》课程设计-用Verilog-HDL设计电子钟.pdfVIP

《EDA 综合设计与实践》课程设 计-用Verilog-HDL设计电子钟 D j1=0; clk1=~clk1; //100HZ end else j1=j1+1; if(j2==4095) begin j2=0; clk2=~clk2; //1HZ end else j2=j2+1; if(j3==7) begin j3=0; clk3=~clk3; //512HZ end else j3=j3+1; end //跑表 reg [7:0] missecondrun, secondrun,miurun; reg runnings,mis,sec; always@(posedge clk1) begin if(k6) //复位 begin missecondrun[7:0]=8d0; secondrun[7:0]=8d0; miurun[7:0]=8d0; ru ings=0; end if(k7) //停止 begi ru ings=0; end if(k8) //运行 ru ings=1; if(ru ings) begi if(missecondrun[3:0]==9) // 1/100 秒 begi if(missecondrun[7:4]==9) begi missecondrun[7:0]=0; // 如果为 99 时，转为 0 mis=1; //产生进位提示 end else begi missecondrun[3:0]=0; // 如果只是个位为 9 时，十位加 1，个位 为 0 missecondrun[7:4]=missecondrun[7:4]+1; end end else missecondrun[3:0]=missecondrun[3:0]+1; // 如果个位不为 0 时，个位加 1，十位不变 if(mis) //当进位为 1 时才进行一次加 1 begin mis=0; if(secondrun[3:0]==9) //秒 begin if(secondrun[7:4]==5) begin secondrun[7:0]=0; // 如果为 59 时，转为 0 sec=1; //产生进位提示 end else begin secondrun[3:0]=0; secondrun[7:4]=secondrun[7:4]+