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28nmwlp工艺中pbo对芯片-封装交互可靠性的影响 0 wlp封装中青全元素含量及碳源利用的研究 随着芯片规模的不断扩大，设备的物理边界趋于接近，高性能研发成本也越来越高。通常采用CPI测试来验证WLP的可靠性，评估封装对器件的影响。根据JEDEC标准JEP156-A 在封装技术中，WLP凭借其更高的集成能力、更小的形成因子和更大的I/O密度在小尺寸智能化设备中获得广泛应用 RDL形似“三明治”结构，由两层聚合物包裹若干层铜轨而成。聚合物作为RDL中的关键部分，其对WLP可靠性的影响显著。常用的聚合物有PBO和聚酰亚胺(PI),它们均具有优良的介电性能和热机械特性 本文采用PBO作为RDL中的聚合物，研究了PBO结构对WLP封装中CPI可靠性的影响。利用TCAD仿真研究了聚合物结构的最优方案，完成了流片和封装，对芯片进行了CPI可靠性试验，分析了不同聚合物结构的失效模式和机理。 1 不同覆盖层边缘下芯片的失效分析 传统的两层聚合物包覆结构如图1所示。覆盖层完全包覆缓冲层，覆盖层边缘有4种方案，即钝化层表面、密封圈(SR)、裂纹停止处(CAS)和硅表面。 分别采取上述各方案时，芯片在温度循环试验(TCT)时均存在失效风险。当覆盖层边缘位于钝化层表面时，界面应力会破坏钝化层而造成微裂纹。当覆盖层边缘位于SR或CAS时，PBO边缘易被掀开、分层，湿气进入芯片内部，使得金属被腐蚀。当覆盖层边缘位于硅表面时，切割道过窄，切割的难度增加，造成芯片翘曲。不同覆盖层边缘下芯片的测试结果如表1所示。 表1结果中，1/80表示80个样品中有1个失效，以此类推。可以看出，覆盖层边缘位于钝化层表面的方案是最优方案，但仍存在一定的失效风险。 2 缓冲层仿真分析 本文采用28 nm工艺节点的后段工艺结构和条件，研究PBO结构对WLP封装的CPI可靠性的影响。本文设计了一种新型的PBO结构，如图2所示。本文结构更改了两层聚合物的结构关系，覆盖层直接堆叠在缓冲层上，缓冲层边缘外扩。通过改善聚合物边缘与芯片表面粘贴的连续性，提升了WLP封装的CPI可靠性。 利用Sentaurus TCAD工具对缓冲层的四种边缘方案进行了仿真，拟定最优方案通过流片、封装，获取芯片的CPI测试数据。对比了结构更改前后的测试数据，利用失效分析方法研究了这些方案的失效模式和机理。 2.1 应力平衡问题的表现 在Sentaurus TCAD工具中对聚合物缓冲层边缘的不同方案进行应力仿真分析。聚合物的残余应力σ为 =8 式中， 假定所有界面完美粘合，PBO被当作粘弹性体来排除温度、时间对弹性模量的影响。本文的模拟主要关注聚合物边缘的应力问题，忽略了包覆在两层聚合物中的铜轨。实际封装中，铜轨能有效缓解硅片和聚合物间的热膨胀系数(CTE)失配，因为其CTE为17×10 不同边缘方案的峰值应力如表3所示。可以看出，若以密封圈为基准，其他方案的峰值应力均有20%以上的增幅。当缓冲层边缘处于硅表面时，增幅高达42%。四个边缘方案的热点分布如图4所示。可以看出，缓冲层边缘处于钝化层表面、硅表面时，有1个热点；缓冲层边缘处于密封圈时，有3个热点；缓冲层边缘处于裂纹停止处时，有4个热点。综合峰值应力和热点分布的情况，选取缓冲层边缘位于密封圈处的结构进行后续的实测。 2.2 结构失效机理分析 根据应力仿真的结果，选取覆盖层边缘位于钝化层处的包覆结构记为A,选取缓冲层边缘位于密封圈处的堆叠结构记为B,对样品进行流片和封装，再进行CPI可靠性测试，两种结构的SEM图如图5所示。可以看出，两种结构的表面形貌和堆叠关系均与设计初始形态相吻合。图中，crack sensor为CPI测试中常用结构，其失效敏感度高。 封装好后，两种芯片完成了如表4所示的CPI可靠性测试项目，所有测试条件均参照JEDEC标准 通过上述测试项目后的结果如表5所示。可知，结构A在Precondition测试中有2个失效，结构B在1 000 h THB测试中有5个失效，失效结构均为crack sensor, 其他测试项、读点均通过。将上述失效芯片进行失效分析，进一步研究失效原因和失效机理。 对于结构A失效的2只芯片，crack sensor呈现高阻态。在SEM下能明显观察到密封圈和裂缝停止处的破坏，情况如图6(a)所示。对crack sensor使用聚焦离子束(FIB)进行切片分析，情况如图6(b)所示。可以看出，在TV1(Top Via)与M6(Metal)之间发现裂缝。原因是，密封圈和裂缝停止处没有聚合物包覆，受到外界应力冲击，再传递到crack sensor内部，使得TV1与M6界面处产生裂缝。 对于结构B失效的5只芯片，crack sensor呈现开路状态。失效情况如图7所示。可以看出，PBO与密封圈接触面处出现腐蚀、分层现象，