Verilog高级语法完整版.pdfVIP

电子电路设计训练 --数字部分(Verilog HDL)-- 第三讲、Verilog HDL高级语法 1 Verilog设计 第三讲、Verilog HDL高级语法  3.1 主要数据类型  3.2 赋值语句  3.3 运算符  3.4 块语句  3.5 条件语句  3.6 循环语句  3.7 always块  3.8 仿真与测试 2 Verilog设计 3.1 主要“数据类型” Verilog 共定义19种数据类型 三种主要的数据类型：  Net 连接—— 其中最常见线网wire 表示器件之间的物理连接, 称为 （线网）连接类型  Register 寄存器—— 表示抽象的储存单元，称为寄存器/变量类型  Parameter 表示运行时的常数，称为参数类型 33 Verilog设计 3.1.1 连接（Net）类型 tri类型可以用于描述 多个驱动源驱动同一 根线的线网类型  在为不同工艺的基本元件建立库模型的时候，常常需要用不 同的连接类型来与之对应，使其行为与实际器件一致。 变量 功能 wire, tri 对应于标准的互连线（缺省） supply1, 对应于电源线或接地线 supply2 wor, trior 对应于有多个驱动源的线或逻辑连接 wand, 对应于有多个驱动源的线与逻辑连接 triand trireg 对应于有电容存在能暂时存储电平的连接 tri1, tri0 对应于需要上拉或下拉的连接  如果不明确地说明连接是何种类型，应该是指wire类型 44 Verilog设计  Net (线网连接) ：  由模块或门驱动的连线。  驱动端信号的改变会立 刻传递到输出的连线上。  例如：右图上，selb信号 的改变，会自动地立刻 影响或门的输出。 nets 55 Verilog设计  wire型变量  最常用的net型变量，常用来表示以assign关键字指定的组 合逻辑信号  模块中的输入/输出信号类型缺省为wire型。  可用做任何方程式的输入，也可以用做 “assign”语句或实 例元件的输出。 格式 wire[n-1:0] 数据名1,数据名2, ……,数据名m ; 或 wire[n :1] 数据名1,数据名2, ……,数据名m ; 每条总线 共有m条 位宽为n 总线