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sdrsdram访问控制设计与实现 1 sdram控制器设计 随着系统规模的不断扩大，系统要求也越来越高。特别是随着芯片速度的逐步提高，缓慢访问逐渐成为提高系统性能的重要瓶颈。在嵌入式系统中，sdram是最常用的高速存储容量服务器，因此sdram控制器的性能对于整个系统非常重要。 由于SDRAM存在访问延时大, 读写速度较慢的问题, 研究者提出诸多有效的方案对SDRAM控制器进行优化.比如文献中提出了一种数据顺序预读取机制以提高访问效率, 文献中针对SDRAM的多Bank结构提出了Bank交错控制, 文献中提出了数据写缓存和双通道预取指令缓冲器, 文献中提出时间隐藏技术缩短了数据块的读写访问延时, 文献中则提出使用Bank访问历史表来指导预充电策略.文献中则是针对HDTV应用中运动估计算法的特点, 采用相邻宏块存储于不同Bank等方法提高SDRAM访问速度, 文献中则提出如何在代码运行中最大限度的保证SDRAM不换页, 以减少页缺失带来的等待时间, 文献中则进一步考虑SDRAM的换页特征, 在软件上进行干预以减少换页情况的出现. 本文根据SDRAM器件特点, 提出一类SDR SDRAM控制器的设计方案.然后以该设计在AHB总线上的集成为例, 说明了在具体应用时控制器中读写缓存大小的设置方法. 2 sdramsdra产品安全设计 SDR SDRAM作为第一代SDRAM, 与SRAM相比, 不仅实现了数据的同步存储, 还具有以下特点: (1) 需要定时刷新.SDRAM的基本存储单元是由一个晶体管与一个电容组成, 通过电容电荷保存数据, 由于电容不可避免地存在漏电, 所以需要定时进行刷新防止数据丢失, 刷新的最大间隔为64ms. (2) 使用前需要初始化.SDRAM支持多种工作方式, 比如是否猝发访问, 在猝发时的burst长度、burst方式以及工作时的列命令延迟 (CL, CAS Latency) 等参数都是可以改变的, 以适应多种应用需要.但这也导致在使用SDRAM前必须先将这些参数配置好, 否则SDRAM无法正常工作. (3) 支持burst传输.SDRAM将以READ命令中的列地址为首地址, 按照初始化时配置的burst方式以及长度, 突发读出后续的数据, 而不需要发新的列命令, 这样便可以减轻控制器负担, 提高访问效率. 3 sdram控制器的设计 基于以上对SDRAM工作特点的分析, 设计SDRAM控制器如图1所示. SDRAM控制器的结构包括以下几个部分:总线接口、主状态机、读写缓存、计时器以及一些内部寄存器. 寄存器包括三类:时间参数寄存器、控制寄存器、状态寄存器.时间参数寄存器用于配置tRCD、tWL等时间间隔的周期数, 控制寄存器包括SDRAM的使能位、外接SDRAM的容量、列数、初始化时刷新次数以及工作时的CL周期数等参数.这两个寄存器都是为了增加控制器的灵活性, 使得控制器能够适应更多的工作频率以及更多型号的SDR SDRAM.状态寄存器只有一位, 用于表征SDRAM的初始化是否完成, 供用户查询使用. 总线接口部分需要根据控制器的具体应用环境进行设计, 实现SDRAM控制器与目标系统的对接.解析总线上对SDRAM的访问命令, 从而启动主状态机进入相应的状态, 完成对SDRAM中数据的读写访问. 下面给出控制器的主状态机, 并结合控制器的工作过程, 从刷新策略以及预充电策略两个方面介绍本控制器的设计 (图2) .图2中浅灰色的为对SDRAM进行读操作的状态跳转过程, 深灰色的为对SDRAM进行写操作时的状态跳转, 其余为读写操作共用的状态. 传统的设计中为简化状态机的设计, 通常将读和写的流程分别设计为两个相互独立的子状态机, 对于读后写或者写后读的情况, 必须经过预充电, 主状态机回到idle状态后才能启动另一个子状态机, 如果这两次访问的是同一行的地址, 将有大量的时间浪费在precharge和active上.所以, 为提高控制器的效率, 本设计中并没有设计独立的读/写子状态机, 以便高效的在读写之间切换. 3.1 sdram控制器设计 SDRAM与SRAM最大的区别在于需要定时刷新, 且当前业界的普遍标准为每64ms至少完成一次刷新.对于SDRAM而言刷新控制一般有两种策略:集中刷新和分布式刷新.集中刷新是在每64ms中专门留出一段时间连续发出4 096次 (以验证中用到的MT48LC4M32B2为例) 刷新命令.而分布式刷新是将4 096次刷新命令平均分布到64 ms中, 也就是每隔15.625μs发出一次刷新命令.由于大多数SoC系统对实时性要求较高, 无法空出大块的时间专门留给刷新操作, 所以本方案采用分布式的定时刷新策略, 通过在内部寄存器中配置刷新命令的时间间隔来实现.SDRAM控制器主状