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Verilog实验报告
班级：
学号：
姓名：
-1-
实验1:用VerilogHDL程序实现直通线
1实验要求：
(1)编写一位直通线的VeirlogHDL程序.
(2)编写配套的测试基准.
(3)通过QuartusII编译下载到目标FPGA器件中进行验证.
(4)建议用模式5
2试验程序：
modulewl(in,out);
inputin;
outputout;
wireout;
assignout=in;
endmodule
3测试基准：
`includewl.v“”
modulewl_tb;
regin_tb;
wireout_tb;
initial
begin
in_tb=0;
#100in_tb=1;
#130in_tb=0;
end
endmodule
4仿真图形：
-2-
实验2：用VerilogHDL程序实现一位四选一多路选择器
1实验要求:
(1)编写一位四选一多路选择器的VeirlogHDL程序.
(2)编写配套的测试基准.
(3)通过QuartusII编译下载到目标FPGA器件中进行验证.
(4)建议用模式5
2试验程序：
modulemux4_to_1(out,i0,i1,i2,i3,s1,s0);
outputout;
inputi0,i1,i2,i3;
inputs1,s0;
regout;
always@(s1ors0ori0ori1ori2ori3)
begin
case({s1,s0})
2b00:out=i0;
2b01:out=i1;
2b10:out=i2;
2b11:out=i3;
default:out=1bx;
endcase
end
endmodule
3测试基准：
modulemux4_to_1_tb1;
regain,bin,cin,din;
reg[1:0]select;
regclock;
wireoutw;
initial
begin
ain=0;
bin=0;
cin=0;
din=0;
select=2b00;
clock=0;
end
always#50clock=~clock;
always@(posedgeclock)
begin
#1ain={$random}%2;
-3-
#3bin={$random}%2;
#5cin={$random}%2;
#7din={$random}%2;
end
always#1000select[0]=!select[0];
always#2000select[1]=!select[1];
mux4_to_1m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0]));
endmodule
4仿真图形：
实验3：用VerilogHDL程序实现十进制计数器
1实验要求:
(1)编写十进制计数器的VeirlogHDL程序.有清零端与进位端,进位端出在输出为9
时为高电平.
(2)编写配套的测试基准.
(3)通过QuartusII编译下载到目标FPGA器件中进行验证.
(4)
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