轻松学会DSP——第9章-定时器和时钟.pptVIP

一、定时器1、定时器的作用定时器是DSP的一个片内外设，5402和5420中有两个定时器，其他芯片只有一个。它实际是一个20比特的减计数器，时钟来源是CPU时钟。定时器的作用是产生周期的中断，典型的运用是数字振荡器。2、定时器的结构控制定时器的寄存器（1）TIM定时器计数寄存器，每计数一次，TIM的值减一，但是，并不是来一个时钟，就减一次。是16bit的一个寄存器，无符号的一个寄存器，最大的初始值是FFFFh。（2）PRD计数器周期寄存器，当TIM减为0后，CPU将自动把PRD的值装入TIM。PRD的物理属性同TIM是一样的。（3）TCR3、定时器的启动启动编程：设置TCR，使得TSS=1，停止定时器；设置PRD；打开定时器中断，包括FIR，IMR，INTM；设置TCR中的TDDR；设置TCR中的TRB=1，复位TIM和PSC;设置TCR中的TSS=0，启动定时器；二、数字振荡器及其实现1、定时器的中断频率2、数字振荡器－原理数字振荡器就是单位冲击响应为正弦序列的离散系统差分方程3、设计实例程序举例三、时钟发生器1、时钟来源外部时钟通过X2/CLKIN输入；内部振荡电路配合外部晶体，即X1和X2/CLKIN管脚2、PLL电路硬件配置PLL软件可编程PLL硬件配置PLL用于C541、C542、C543、C545和C546芯片。所谓硬件配置PLL，就是通过C54x的3个引脚CLKMD1、CLKMD2和CLKMD3的状态，选定时钟方式，如表所示。由表可见，不用PLL时，CPU的时钟频率等于晶体振荡器频率或外部时钟频率的一半；若用PLL，CPU的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N（PLL?N），使用PLL可以使用比CPU时钟低的外部时钟信号，以减少高速开关时钟所造成的高频噪声。软件可编程PLL541B，545A，546A，548，549，5402，5410，5420配置的是软件可编程PLL；CPU时钟复位时通过配置管脚CLKMD1，CLKMD2，CLKMD3，确定CLKMD寄存器来对时钟源分频和倍频；复位后则是通过修改CLKMD寄存器来实现对时钟源的分频和倍频。通过软件编程，可以选用以下两种时钟方式：PLL方式，其比例系数共31种。靠锁相环电路完成；分频（DIV）方式，其比例系数为1/2和1/4，在此方式下，片内PLL电路不工作以降低功耗。时钟模式寄存器（CLKMD）复位时的工作模式

软件编程PLL系统复位启动后，需要通过对寄存器CLKMD的设置来改变CPU工作时钟CLKMD中设置选择何种工作模式，选择分频和倍频的系数；PLLDIV，PLLMUL，PLLNDIV：联合控制DIV和PLL模式的系数；PLLCOUNT：从未锁定状态进入PLL模式时的锁定时间，未锁定状态包括以下情况：（1）onpower-up（2）afterchangingthePLLMULorPLLDIVvalues（3）afterturningoffthePLL(PLLON/OFF=0)（4）afterlossofinputreferenceclock.模式切换关键一点是，对于CLKMD中的PLLMUL，PLLDIV，PLLCOUNT，PLLON/OFF必须在DIV模式下才可以修改，而只有PLLNDIV才可以在PLL和DIV模式下修改。从DIV到PLL从PLL到DIV例如：从PLL×3模式到DIV-2模式从PLL到PLL首先要从PLL模式变为DIV模式，然后从DIV模式变回PLL模式，因为只有在DIV模式下才可以改系数。例如：从PLL×X到PLL×1模式从DIV到DIV模式（1）虽然DIV模式下面可以进行对CLKMD修改，但是，从DIV到DIV的改变必须首先把DIV模式改为PLL模式，而且这个PLL模式还必须是整数系数的PLL模式，最后再从PLL模式改回DIV模式；（2）各种修改方法同前面的修改方法是一致的。*对DSP的系统时钟CLKOUT信号计数，先将PSC减1，直到PSC为0。然后，用TDDR重新装入PSC，同时将TIM减1。如此直到TIM减为0。这时，DSP的CPU发出TINT中断，同时在DSP的TOUT引脚输出一个脉冲信号，脉冲宽度与系统时钟CLKOUT一致。然后，用PRD重新装入TIM，用TDDR重新装入PSC，重复下去，直到系