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试验五计数器的设计——试验汇报
邱兆丰一、试验目的和规定
1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、试验仪器及器件
1、试验箱、万用表、示波器、
2、74LS73，74LS00，74LS08，74LS20
三、试验原理
1．计数器的工作原理
递增计数器----每来一种CP，触发器的构成状态按二进制代码规律增長。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73
⑴符号：
图1J-K触发器符号
⑵功能：
表1J-K触发器功能表
CP
J
K
功能
↓
↓
0
0
0
0
保持
0
0
1
1
↓
↓
0
1
0
0
清零
0
1
1
0
↓
↓
1
0
0
1
置位
1
0
1
1
↓
↓
1
1
0
1
翻转
1
1
1
0
⑶状态转换图：
图2J-K触发器状态转换图
⑷特性方程：
⑸注意事项：
①在J-K触发器中，但凡规定接“1”的，一定要接高电平（例如5V），否则会出現錯误的翻转。
触发器的两个输出负载不能过度悬殊，否则会出現误翻。
J-K触发器的清零输入端在工作時一定要接高电平或连接到试验箱的清零端子。
3．時序电路的设计环节
内容見试验预习。
试验内容
用JK触发器设计一种16进制异步计数器，用逻辑分析仪观测CP和各输出波形。
用JK触发器设计一种16进制同步计数器，用逻辑分析仪观测CP和各输出波形。
设计一种仿74LS194
用J-K触发器和门电路设计一种特殊的12进制计数器，其十进制的状态转换图為：
5.考虑增長一种控制变量D，当D=0時，计数器按自定义内容运行，当D=1時，反方向运行
试验设计及数据与处理
试验一
16进制异步计数器
设计原理：除最低级外，每一级触发器用上一级触发器的输出作時钟输入，JK都接HIGH，使得低一级的触发器从1变0時高一级触发器恰好接受下降沿信号实現输出翻转。
试验二
16进制同步计数器
设计原理：除最低级外，每一级的JK输入都為所有低级的输出的“与”运算成果
试验三
仿74LS194
设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最终一种开关模仿清零输入。四个触发器用同一時钟输入作CLK输入。用2个非门与三个与门做成了一种简朴译码器。对于每一种触发器，JK输入总為一对相反值，既总是让输入值作為输出值输入。对于每一种输入，当模式“重置”输出為1時，其与预置值成果既触发器输入；当模式“右移”、“左移”输出為1時，其值為上一位或下一位对应值；当各模式输出均為0時各触发器输入為0，使输出為0。
试验四
设计原理：
在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目的电路為Moore型。而数字电路只有0和1两种状态，因此目的电路要体現12种状态需要用4个变量、、、的16种组合中的12种。現定义十进制数01~12的对应二进制数為输出状态，可得目的电路的状态转换表如下：
表212进制同步计数器状态状态转换表
CLK
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0
9
1
0
0
1
10
1
0
1
0
11
1
0
1
1
12
1
1
0
0
13
0
0
0
1
本试验选择J-K触发器，根据状态转换表以及J-K触发器特性方程：
得到目的电路方程如下：
输出方程：、、、
驱动方程：Q0一种CP发生一次变化，因此
。
Q1每当Q0為1時，发生变化，因此
。
Q2在Q1Q0都為1以及12（既1100的時候）发生变化，因此
J2=K2=Q1nQ0n+Q3nQ2n
Q3在Q2Q1Q0都為1的時候，以及12的時候发生变化，因此
J3=K3=Q0nQ1nQ2n+Q3nQ2n。
状态方程：
（2）由以上三种方程可以画出逻辑图如下：
试验五
由于电脑重装本来打的文献没了，照一下试验汇报里的
五、试验心得与体会
1、通过本次试验对于触发器的逻辑功能有了更深的理解，学会了用J—K触发器实現同步电路或者异步电路，并且可以用多种措施完毕这次试验。除了上述措施，也可以采用四个触发器实現1——15计数的电路，并对其进行改善，使其在13（既1101的時候），Q3Q2进行清零。当然，到达相似目的的J和K也是不唯一的。
2、在使用触发器前，要对其进行检查。详细措施是将J、K以及清零端接高电平，C1接CP，将Q接led灯，若灯每次状态都发生变化，则证明触发器没有问題。在试验中若是出現了问題，要进行故障检查。有如下的检查措施
⑴查线法
由于在试验中大部分
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