数字电路 触发器.pptVIP

第1页，共36页，星期日，2025年，2月5日重点内容1.掌握各种触发器的逻辑功能及其功能描述方法2.熟悉触发器具有的动作特点－－主从RS触发器、JK触发器和D触发器第2页，共36页，星期日，2025年，2月5日§5-1概述数字电路:分组合逻辑电路和时序逻辑电路两大类基本单元：组合逻辑电路的基本单元是基本逻辑门；时序逻辑电路的基本单元是？第3页，共36页，星期日，2025年，2月5日定义：在任意时刻的输出不仅与该时刻的输入有关，而且还与电路原来的状态有关的电路。电路特点：含有记忆功能的单元电路；输出、输入之间有反馈延迟通路。2.时序逻辑电路A1AnYnY1时序逻辑电路的基本单元是触发器。第4页，共36页，星期日，2025年，2月5日一.触发器的必备特点1.具有两个能自行保持的稳态(1态或0态)；2.外加触发信号时，根据不同的输入信号可以置成1或0状态。从触发方式不同分从逻辑功能不同分1).RS触发器1).电平触发二.触发器的分类2).脉冲触发3).边沿触发器2).JK触发器4).D触发器3).T触发器第5页，共36页，星期日，2025年，2月5日§5-2SR锁存器（基本RS触发器）一.电路结构与工作原理Q端、Q端为两个互补的输出端；1.电路结构（以与非门构成为例）QQSDRDQ=1、Q=0，定义为1状态；SD端是置1端（置位端），RD端是清0端（复位端）,RD、SD端是触发信号引入端。Q=0、Q=1，定义为0状态；SRQSDQRD第6页，共36页，星期日，2025年，2月5日00不允许QQSDRD3、特性表SdRd不允许1*Q*说明00112、工作原理（0触发有效）SD=0、RD=0时：Q=Q=1，不符合触发器的逻辑关系。－－这就是基本RS触发器的约束条件：此时将不能确定触发器是处于1状态还是0状态。不允许SD=RD=0.第7页，共36页，星期日，2025年，2月5日011置1QQSDRD03、特性表SdRd01不允许1*1置1Q*说明00SD=0、RD=1时：由于SD=0，不论原来Q为0还是1，都有Q=1；再由RD=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。SD端称为触发器的置1端或置位端。第8页，共36页，星期日，2025年，2月5日001清0QQSDRD13、特性表SdRd01不允许1*1置1清00Q*说明0010SD=1、RD=0时：由于RD=0，不论原来Q为0还是1，都有Q=1；再由SD=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。RD端称为触发器的置0端或复位端。第9页，共36页，星期日，2025年，2月5日11保持QQSDRD原态01QQSDRD110原态1保持01103、特性表SdRd01不允许1*1置1清00Q保持Q*说明001011SD=1、RD=1时：触发器保持原有状态不变。第10页，共36页，星期日，2025年，2月5日特性表（功能表）初态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。第11页，共36页，星期日，2025年，2月5日RDSDQQ置1置0置1置1置1保持不允许不确定输出电压波形举例第12页，共36页，星期日，2025年，2月5日4.逻辑符号SD(SD)端叫做直接置位端；因此：二.动作特点由于触发信号直接加在输出门的输入端，所以在输入信号的全部时间里，都能直接改变输出端Q和Q的状态。RD(RD)端叫做直接复位端。用D作脚标SRQSDRDQ与非门构成：或非门组成：SRQSDRDQ1触发有效，SD端是置1端，RD端是清0端，0触发有效，SD端是置1端，RD端是清0端，第13页，共36页，星期日，2025年，2月5日5-3电平触发的触发器（同步RS触发器）G1、G2