CN117242568A 用于包埋集成电路组件的组件及其用途及其制作方法 （泰瑞赛克斯公司）.docxVIP

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN117242568A(43)申请公布日2023.12.15

(21)申请号202280031069.3

(22)申请日2022.03.30

(30)优先权数据

63/169,6582021.04.01US

(85)PCT国际申请进入国家阶段日2023.10.26

(86)PCT国际申请的申请数据

PCT/US2022/0225322022.03.30

(87)PCT国际申请的公布数据

WO2022/212492EN2022.10.06

(71)申请人泰瑞赛克斯公司地址美国加利福尼亚州

(72)发明人J·夏茨

(74)专利代理机构北京市铸成律师事务所

11313

专利代理师王珺李文颖

(51)Int.CI.

H01L23/29(2006.01)

权利要求书2页说明书14页附图7页

(54)发明名称

用于包埋集成电路组件的组件及其用途及其制作方法

(57)摘要

CN117242568A描述了用于集成电路制造或用在集成电路制造中的组件和叠层，以及制作和使用的方法。组件可以包括通过释放层或通过施加到多孔衬底的真空保持在适当位置的紧密间隔的部件、以及至少一种包埋材料，沉积该至少一种包埋材料

CN117242568A

CN117242568A权利要求书1/2页

2

1.一种用于集成电路制造的组件，包括：

衬底；

释放层，设置在所述衬底上方；

多个部件，设置在所述释放层上方，其中，所述多个部件各自包括与所述释放层接触的有源面；以及

包埋材料层，所述包埋材料层包封所述多个部件。

2.如权利要求1所述的组件，其中，所述部件的所述有源面中的每一者基本上不接触所述包埋材料。

3.如权利要求1或2所述的组件，其中，所述包埋材料层包括多个包埋材料子层。

4.如权利要求1至3中任一项所述的组件，其中，所述包埋材料层包括汞合金。

5.如权利要求4所述的组件，其中，所述汞合金是低CTE汞合金，其CTE约为-5ppm/℃至约5ppm/℃。

6.如权利要求4或5所述的组件，其中，所述汞合金包括基质金属、合金金属和低CTE材料。

7.如权利要求6所述的组件，其中，所述基质金属包括Ga。

8.如权利要求6或7所述的组件，其中，所述合金金属选自以下各项构成的组：Cu、Ni、Ag、Ce及其组合。

9.如权利要求6至8中任一项所述的组件，其中，所述低CTE材料选自以下各项构成的

组：ZrW?08、HfW?08、Sc?W?01?及其组合。

10.如权利要求4至9中任一项所述的组件，其中，所述汞合金还包括选自以下各项构成的组的元素：附加的低CTE材料、钝化材料、液体、还原剂及其组合。

11.如权利要求1至10中任一项所述的组件，其中，所述释放层包括定位在所述释放层与所述多个部件中的至少一个部件之间的底切区域。

12.如权利要求11所述的组件，其中，所述底切区域包括沉积材料。

13.如权利要求1至12中任一项所述的组件，其中，所述衬底包括孔隙。

14.一种制作如权利要求1至13中任一项所述的组件的工艺，所述工艺包括：

将所述多个部件沉积到所述释放层上，其中，所述释放层设置在所述衬底上方；以及用所述包埋材料层包住所述多个部件。

15.如权利要求14所述的工艺，其中，用所述包埋材料层包住所述多个部件通过喷射工艺进行。

16.一种将组件集成到集成电路中的工艺，所述工艺包括：

将所述释放层从与由如权利要求1至13中任一项所述的组件的所述包埋材料层包封的所述多个部件分离出，以形成叠层；以及

在所述多个部件的暴露表面中的每一者上方沉积互连材料，以形成布线叠层。

17.如权利要求16所述的工艺，还包括将所述布线叠层放置到器件中，并将所述布线叠层电连接到所述器件。

18.一种用于集成到电路器件中的叠层，所述叠层包括：

多个部件，各自包括多个包封表面和暴露表面；以及

包埋材料，包封所述多个部件的所述多个包封表面。

CN117242568A权利要求书2/2页

3

19.如权利要求18所述的叠层，其中，所述暴露表面中的每一者包括焊盘。

20.如权利要求18或19所述的叠层，其中，所述暴露表面中的每一者基本上彼此共面。

21.如权利要求1