Verilog实现3-8解码器：Case语句与If条件判断.pdfVIP

Verilog实现：

方法1：

使用case/判断语句

Case语句：

moduledecode38u1(data_in,EN,data_out);

reg[7:0]data_out;//表示寄存器型变量

always@(data_inorEN)//表示组合逻辑

begin

if(EN1)

case(data_in)

3b000:data_out=8

3b001:data_out8

3b010:data_out=8

3b011:data_out8

3b100:data_out=8

3b101:data_out8

3b110:data_out=8

3b111:data_out=8

default:data_out8bxxxxxxxx;

endcase

else

data_out=8//对应真值表的输出

end

endmodule

moduledecode38u2(data_in,EN,data_out);

reg[7:0]data_out;//表示寄存器型变量

always@(data_inorEN)//表示组合逻辑

begin

if(EN1)

if(data_in3b000)data_out8

elseif(data_in3b001)

data_out8

elseif(data_in3b010)data_out8

elseif(data_in3b011)data_out8