CN110783411A 基于沟槽栅垂直浅超结的氮化镓基mosfet器件及制作方法 （西安电子科技大学）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(43)申请公

(10)申请公布号CN110783411A布日2020.02.11

(21)申请号201911060261.1

(22)申请日2019.11.01

(71)申请人西安电子科技大学

地址710071陕西省西安市太白南路2号

(72)发明人刘爽赵胜雷张进成刘志宏宋秀峰郝跃

(74)专利代理机构陕西电子工业专利中心

61205

代理人王品华

(51)Int.CI.

H01L29/78(2006.01)

H01L29/06(2006.01)

H01L29/423(2006.01)

H01L21/336(2006.01)

权利要求书2页说明书7页附图1页

(54)发明名称

基于沟槽栅垂直浅超结的氮化镓基MOSFET器件及制作方法

(57)摘要

CN110783411A本发明公开了一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，主要解决现有技术击穿电压较低，漂移区电场集中的问题。包括衬底、漂移层、P-柱层、P+层、n+层、栅介质层、源极、漏极、栅极和钝化层。其中，漂移层位于衬底的上部，P-柱层位于漂移层中，P-柱层两侧的上方依次为P+层和n+层，栅介质层位于n+层上部，源极位于栅介质层两侧，漏极位于衬底下部；栅极位于栅介质层上部，且采用凹槽结构，该凹槽位于漂移层、P+层和n+层的中间，钝化层位于栅极和源极之间。本发明通过在漂移层中淀积的P-柱层，拓展了PN结耗尽区，减少了工艺复杂性和泄漏电流，

CN110783411A

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CN110783411A权利要求书1/2页

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1.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底(1)、漂移层(2)、P-柱层(3)、P+层(4)、n+层(5)、栅介质层(6)、源极(7)、漏极(8)、栅极(9)和钝化层(10)。其中，漂移层(2)位于衬底(1)的上部，P-柱层(3)位于漂移层(2)中，P-柱层(3)两侧的上方依次为P+层(4)和n+层(5),栅介质层(6)位于n+层(5)上部，源极(7)位于栅介质层(6)两侧，漏极(8)位于衬底(1)下部；栅极(9)位于栅介质层(6)上部，且采用凹槽结构，该凹槽位于漂移层(2)、P+层(4)和n+层(5)的中间，钝化层(10)位于栅极(9)和源极(7)之间，其特征在于漂移层(2)中设有P-柱层(3),用于拓展PN结耗尽区，提高器件击穿电压。

2.其特征在于漂移层(2)中设有P-柱层(3),用于拓展PN结耗尽区，提高器件击穿电压。

3.根据权利要求1所述的器件，其特征在于，栅电极采用凹槽结构。

4.根据权利要求1所述的器件，其特征在于，P-柱层(3)的掺杂浓度为101?cm-3~1018cm-3,厚度不超过漂移区(2)厚度的1/2。

5.根据权利要求1所述的器件，其特征在于，栅介质层(6)和钝化层(10)采用SiN或SiO?或Al?03或Hf0?介质。

6.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件制作方法，其特征在于，包括如下步骤：

1)对衬底表面进行清洗和预处理以消除表面悬挂键，并在H?氛围反应室的900℃~1200℃温度下热处理去除表面污染物；

2)在热处理后的衬底上采用MOCVD工艺淀积厚度为5～20μm的GaN,作为器件的漂移层；

3)对漂移区进行选择性刻蚀，选择待刻蚀的区域并刻蚀暴露出P-柱层的窗口，刻蚀的窗口厚度不超过漂移区厚度的1/2;

4)在暴露出的窗口外延掺杂浓度为101?cm?3~101cm?的P-柱层；

5)在漂移区和P-柱层上，采用MOCVD工艺淀积厚度为100nm～1000nm的P+层，其掺杂浓度为101cm?3~101?cm?3;

6)在P+层上采用MOCVD工艺淀积厚度为100nm～1000nm的n+层，其掺杂浓度为101cm?3~101?cm3;

7)制作掩膜并采用刻蚀工艺暴露出源极窗口，源极窗口的厚度深入到P+层10nm~50nm,并采用磁控溅射工艺在待淀积窗口沉积源电极金属，在器件背侧淀积与源极相同的漏极金属；

8)制作掩膜并采用刻蚀工艺暴露出栅极窗口，栅极窗口厚度深入到漂移层10nm~50nm,在栅极待淀积窗口淀积栅介质层，之后在栅介质层上淀积栅金属；

9)将进行完