基于IEEE1801（UPF）的低功耗设计流程.pdfVIP

基基于于IEEE1801（（UPF））的的低低功功耗耗设设计计流流程程

基于IEEE1801(UPF)标准的低功耗设计实现流程

摘要

⽬前除了时序和⾯积，功耗已经成集成电路设计中⽇益关注的因素。当前有很多种降低功耗的⽅法，了在设计实现流程中

更加有效的利⽤各种低功耗的设计⽅法，我们在最近⼀款芯⽚的设计实现以及验证流程中，使⽤了基于IEEE1801标准Unified

PowerFormat（UPF）的完整技术，成功的完成了从RTL到GDSII的全部过程，并且芯⽚制造回来成功的完成了测试。本⽂

就其中的设计实现部分进⾏了详细探讨，重点介绍如何⽤UPF把我们的低功耗意图描述出来以及如何⽤Synopsys⼯具实现整

个流程，希望给⼤家以启发。本⽂先介绍⽬前常⽤的低功耗设计的⼀些⽅法特别是⽤powergating的⽅法来控制静态功耗以及

UPF的实现⽅法，然后阐述UPF在我们设计流程中的应⽤，并在介绍中引⼊了⼀些我们的设计经验，最后给出我们的结论。

关键字：IEEE1801,UPF，低功耗,电源关断，PowerGating,Isolation,

ICCompiler

1.简介

1.1深亚微⽶设计⾯临的挑战

随着⼯艺特征尺⼨的缩⼩以及复杂度的提⾼，IC设计⾯临了很多挑战：速度越来越⾼，⾯积不断增⼤，噪声现象更加严重等。

其中，功耗问题尤突出，⼯艺进⼊130nm以下节点后，单位⾯积上的功耗密度急剧上升，已经达到封装、散热、以及底层

设备所能⽀持的极限。随着⼯艺进⼀步达到90nm以下，漏电流呈指数级增加（如图１所⽰），在某些65nm设计中，漏电流已

经和动态电流⼀样⼤，曾经可以忽略的静态功耗成功耗的主要部分。功耗已成继传统⼆维要素(速度、⾯积)之后的第三维

要素。

图1:静态功耗与⼯艺特征尺⼨的关系

另外，⽬前飞速发展的⼿持电⼦设备市场，了增强⾃⾝产品的竞争⼒，也对低功耗提出了越来越⾼的要求；其次散热问题、

可靠性问题也要求IC的功耗越⼩越好；最后全球都在倡导绿⾊环保科技理念，保护环境，节约能源。这些都要求IC设计时必须

采⽤低功耗技术，以有效应对这些挑战。

1.2⽬前低功耗设计常⽤的⽅法

如图２所⽰，影响功耗的因素有电压、漏电流、⼯作频率、有效电容等。可以通过降低⼯作电压、减少翻转负载以及降低电路

翻转率等来降低动态功耗；通过减少⼯作电压以及减少漏

图2:影响功耗的因素

电流来降低静态功耗。当前，业界采⽤了各种⽅法来降低芯⽚的动态功耗和静态功耗。如图3所⽰，传统的低功耗技术有时钟

关断（ClockGating），多域值电压库（Multithresholdlibraries）等；较新的技术有多电压

（MultiVoltage），电源关断（MTCMOSPowerGating），带状态保持功能的电源关断（PowerGatingwithState

Retention），动态电压频率调整（DynamicVoltageandFrequencyScaling），低电压待机（LowVddStandby）等。

图3:低功耗技术⽰例

1.3控制静态漏电的⽅法

1.3.1电路优化（GatelevelOptimization）

在设计实现过程中，⾃动化的综合和布局布线⼯具可以根据电路的时序特征，来综合优化每条路径中⽤到的所有标准单元的时

序，⾯积以及功耗。根据负载将⾮关键路径中的标准单元切换到具有较⼩驱动能⼒的单元，由于输出电容减⼩，可以减⼩动态

功耗；同时，由于标准单元MOS管和电容变⼩，静态漏电流也同时减⼩。除了变化驱动能⼒之外，还可以通过优化电路中的

逻辑单元、移动单元物理位置等⽅法来达到降低功耗的⽬的。

1.3.2多域值电压库(MultiThreshold)

如图４所⽰，⾼域值电压的标准单元漏电流⼩但速度慢，低域值电压的标准单元则速度快但漏电流⼤。所以采⽤多域值电压库

作设计实现的⽬标库，在设计中尽可能多地⽤⾼域值电压的标准单元，仅在关键路径上了满⾜时序要求采⽤低域值电压的

标准单元，这样就可以最⼤限度地减⼩标准单元的漏电流，从⽽降低静态功耗。

图4:漏电流、单元速度与阈值电压三者之间的关系

1.3.3电源关断(PowerGating)

芯⽚中某些模块在不⼯作时，可以关断其电源，在需要⼯作时，再将其电源导通，这就是电源关断技术。它可以使电源关断区

域的漏电流降⾄接近零，极⼤的减⼩芯⽚的静态功耗。现在电源关断的技术也很多，有⽚内关断、⽚外关断。顾名思义，⽚外

关断就是在芯⽚外部通过切断电源来关断芯⽚内部的某些模块。⽚内关断⼜分精细关断(fi