CN1877799A 半导体器件以及其制作方法 （株式会社半导体能源研究所）.docxVIP

[19]中华人民共和国国家知识产权局

[12]发明专利申请公开说明书

[21]申请号200610091544.9

[51]Int.Cl.

HO1L21/336(2006.01)

HO1L21/84(2006.01)

HO1L27/12(2006.01)

HO1L29/78(2006.01)

[43]公开日2006年12月13日[11]公开号CN1877799A

[22]申请日2006.6.7

[21]申请号200610091544.9

[30]优先权

[32]2005.6.10[33]JP[31]2005-171565

[71]申请人株式会社半导体能源研究所地址日本神奈川县

[72]发明人大沼英人物江滋春山崎舜平

[74]专利代理机构上海专利商标事务所有限公司代理人沈昭坤

权利要求书3页说明书34页附图11页

[54]发明名称

半导体器件以及其制作方法

[57]摘要

403a403103107a10110Tb10山本发明的目的是不通过形成侧壁间隔并不增加工艺数量，而以自对准方式提供至少具有一个LDD区域的TFT。在本发明中，将提供有由衍射光栅图案或半透明膜构成的具有光强度降低功能的辅助图案的光掩模或中间掩模适用于栅电极形成用光蚀刻工艺中，形成包括厚度厚的区域和在其一边上的比所述区域更薄的区域的左右不对称的抗蚀剂图案；

403a403

103

107a

101

10Tb

10山

200610091544.9权利要求书第1/3页

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1.一种半导体器件的制造方法，包括以下步骤：

在半导体层上形成绝缘膜；

在所述绝缘膜上形成导电膜；

通过使用具有衍射光栅图案或半透明部分的光掩模或中间掩模(reticle),在所述导电膜上形成包括厚度厚的第一区域和在其一边的比所述第一区域薄的第二区域的抗蚀剂图案；

选择性地蚀刻所述导电膜来形成包括厚度厚的第一区域和在其一边的比所述第一区域薄的第二区域的栅电极；

通过使用所述栅电极的厚度厚的第一区域和厚度薄的第二区域作为掩模来将杂质元素添加到所述半导体层中，以在所述半导体层的与所述栅电极重叠的沟道形成区域两边上形成第一杂质区域；

将杂质元素经过所述栅电极的厚度薄的第二区域来添加到所述半导体层中，以在所述半导体层的与所述栅电极的厚度薄的第二区域重叠的区域中形成第二杂质区域。

2.根据权利要求1的半导体器件的制造方法，其中所述半导体层的与所述栅电极的厚度厚的第一区域重叠的区域用作沟道形成区域，该沟道形成区域连接地配置在所述第一杂质区域和所述第二杂质区域之间。

3.根据权利要求1的半导体器件的制造方法，其中所述导电膜是由不同的导电材料构成的叠层。

4.根据权利要求1的半导体器件的制造方法，其中所述抗蚀剂图案的截面形状沿着栅电极的宽度或长度方向不对称。

5.一种半导体器件的制造方法，包括以下步骤：

在半导体层上形成绝缘膜；

在所述绝缘膜上形成导电膜；

通过使用具有衍射光栅图案或半透明部分的光掩模或中间掩模，在所述导电膜上形成包括厚度厚的第一区域和在其一边的比所述第一区域薄的第二区域的抗蚀

200610091544.9权利要求书第2/3页

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剂图案；

选择性地蚀刻所述导电膜来形成包括厚度厚的第一区域和在其一边的比所述第一区域薄的第二区域的栅电极；

通过将杂质元素添加到半导体层中，以在所述半导体层的与所述栅电极重叠的沟道形成区域两边上形成第一杂质区域，并且在所述半导体层的与所述栅电极的厚度薄的第二区域重叠的区域中形成第二杂质区域。

6.根据权利要求5的半导体器件的制造方法，其中所述半导体层的与所述栅电极的厚度厚的第一区域重叠的区域用作沟道形成区域，该沟道形成区域连接地配置在所述第一杂质区域和所述第二杂质区域之间。

7.根据权利要求5的半导体器件的制造方法，其中所述导电膜是由不同的导电材料构成的叠层。

8.根据权利要求