《VerilogHDL负责数字电路设计（AI助学版）》课件 6 - 2 always语句.pptxVIP

6.4always语句;6.4.1or事件控制;反相器;三态门;与门;或门;异或门;1位全加器;4位全加器;二选一;多位二选一电路;四选一电路;四位比较器;2-4译码器;有时敏感列表中的变量较多，容易遗漏，VerilogHDL提供了两个特殊的符号：

@*

或@(*)

它们都表示都表示对其后语句块中的所有输入变量的变化是敏感的;6.4.2if_else语句;二选一;多位二选一;四位比较器;2-4译码器;2-4译码器;6.4.3case语句;二选一;多位二选一;4位比较器;2-4译码器;moduledecoder(O1,O2,O3,O4,in);

outputO1,O2,O3,O4;

regO1,O2,O3,O4;

input[1:0]in;

always@(in)

case(in)

2b00:

begin

O1=1b1;

O2=1b0;

O3=1b0;

O4=1b0;

end

2b01:

begin

O1=1b0;