《VerilogHDL负责数字电路设计（AI助学版）》课件 7 - 7 有限状态机.pptxVIP

7.4有限状态机;用有限状态机设计电路时不需要具体考虑采用哪一种形式，而要重点考虑对于确定的状态机，或已经画出了状态转移图，如何用VerilogHDL进行描述。

对于一个给定的有限状态机，用VerilogHDL进行描述，具体描述方法分为：

一段式，整个状态机写到一个always语句中，在该always语句中既描叙状态转移又描述状态的输入和输出；

二段式，用两个always语句来描述状态机，其中一个always模块采用同步时序描述状态转移，另一个模块采用组合逻辑判断状态转移和输出；

三段式，一个always模块采用同步时序描述状态转移；一个always采用组合逻辑描述状态转移；最后一个always模块描述状态输出。

这三种描述方式，实现电路的结果是一样。三段式的概念更清晰，建议采用三段式进行电路设计。

;7.4.1单条件状态转移图的RTL级描述;modulestate_simple_condition(clk,reset,en,c_out);

inputreset,en,clk;

output[1:0]c_out;

reg[1:0]c_out;

parameterS0=2’b00;

parameterS1=2’b01;

parameterS2=2’b10;

parameterS3=2’b11;

reg[1:0]state_c