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数字电路设计工程师岗位设计考试试卷及答案

填空题（每题1分，共10分）

1.Verilog中，always块的敏感列表用______关键字引出。

2.基本逻辑门中，实现“与非”功能的门是______。

3.FPGA的中文全称是______。

4.时序电路中，存储元件通常使用______。

5.CMOS电路的核心是______和______两种MOS管。

6.组合逻辑电路没有______元件，输出仅由当前输入决定。

7.Verilog中的赋值语句分为阻塞赋值和______赋值。

8.同步时序电路的时钟信号来自______时钟源。

9.数字电路中，常用的编码方式有二进制、BCD码和______。