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基于FPGA的数字信号传输性能分析仪 廖聪裕 鲁锦涛 苏建加 中国地质大学(武汉)机械与电子信息学院 430074 摘 要 ：本设计采用 FPGA产生数字信号发生器和伪随 满足要求须采用2阶以上的滤波电路 ，因此采用由二阶有源 机信号发生器 ，通过三路不同截止频率的滤波器模拟 出信号 低通滤波电路和一阶无源滤波电路组成的三阶低通滤波电 在信道中传输衰减情况，最后显示在示波器上，观察出眼图。 路。 整个系统由数字信号发生器、伪随机噪声信号发生器、低通 2．2m序列数字信号的产生 滤波器、加法电路、数字信号分析电路，信号眼图显示器和单 n阶的m序列的周期为 2n1，数字信号发生器产生8 片机控制电路组成。最后通过对信号进行曼彻斯特编码并提 阶的m序列，因此采用 FPGA产生9个 D触发器构成线性移 取出编码中同步信号，在示波器上显示出眼图，实现 了对数 位寄存器 ；伪随机信号发生器产生 12阶的m序列，因此利 字信号传输性能的测试 。 用FPGA产生 13个D触发器，构成线性移位寄存器。可以通 关键词：m序列；伪随机信号；FPGA；同步信号自提取 过改变D触发器的时钟频率来改变输出的数据率。 1系统功能与组成框图 2．3同步信号提取 本系统总体结构如图1所示： 曼彻斯特码是一种用跳变沿来表示要传输的二进制信 息 ，要想解码 ，首先要将同步信号从曼彻斯特编码中解出。本 设计采用了纯软件的方法直接从曼彻斯特码中解出：先固定 一 个时间，利用曼彻斯特编码中包含的时钟信息，在这一段 时间中找出最小的时钟周期。在最坏条件下的也只需要 2*TmT／clk。其中Tm表示m序列的周期且 Tm=2-1，n表示 m序列的阶数。Tclk表示数据传送的比特率，也就是数据时 钟。经计算，提取同步信号所需要的时间不会超过51．1ms。 3电路与程序设计 3．1硬件 电路实现 图 1 系统总体结构框 图 3．1．1滤波与增益控制电路 低通滤波器截止频率分别为 100kHz、200kHz和500kHz， 该系统模拟了数字信号的发射、信道传输 ，信号的接收 并且通带增益在0．2—4内可调 ，本设计利用运算放大器 过程 ，并实现了信号传输性能测试功能。整个系统由数字信 OPA602来构成滤波器和反相放大器，这样既可以实现滤波 ， 号发生器 、伪随机噪声信号发生器、低通滤波器、数字信号分 又可以满足将 1TrL电平放大4倍增益的要求。 析电路、信号眼图显示器和单片机控制电路组成。其中数字 3．1．2加法电路 信号发生器和伪随机信号发生器均由FPGA产生。数字信号 数字信号发生器和伪随机信号发生电路可以通过加法 发生器由低通滤波器输出，并通过加法器电路与伪随机信号 电路实现相加。本设计通过 LM318，实现一个反相加法电路。 发生器电路相加，送至示波器进行显示。数字信号分析电路