单精度浮点加法器的FPGA实现.pdfVIP

王 顺等：单精度浮点加法器的FPGA实现 单精度浮点加法器的FPGA实现 王 顺 ，戴瑜兴 (湖南大学 电气与信息工程学院 湖南 长沙 410082) 摘 要 ：在 FPGA上实现单精度浮点加法器的设计，通过分析实数的IEEE754表示形式和 IEEE754单精度浮点的存 储格式，设计出一种适合在 FPGA上实现单精度浮点加法运算的算法处理流程，依据此算法处理流程划分的各个处理模块 便于流水设计的实现。所 以这里所介绍的单精度浮点加法器具有很强的运算处理能力。 关键词 ：IEEE754；单精度浮点；加法运算 ；FPGA 中图分类号 ：TP368．1 文献标识码 ：B 文章编号 ：1004—373X(2009)08—008一O3 Implementation ofSinglePrecisionFloatingPointAdderBasedonFPGA WANG Shun．DAIYuxing (CollegeofElectricalandImformation，HunanUniversity，Changsha，410082，China) Abstract：A designofsingleprecision floatingpointadderbasedonFPGA ispresented，byanalysingtheform ofrealnumber fomr edonIEEE754andthestorageformatofIEEE754singleprecisionfloatingpoint，theadditionarithmeticprocesswhichiseasyto realizedbyusingFPGA isputforward，thesplitofmodulebasedon thearithmeticprocessfacilitates theraeli~tionofpipeline designing，sothesingleprecisionfloatingpo intadderhaspowerfuloperationprocessability． Keywords：IEEE 754；singleprecisionfloatingpoint；addition；FPGA 图像处理通常采用软件或者数字信号处理器 浮点运算部件事实上的工业标准。一个实数V在 IEEE (DSP)实现 。如果利用软件实现，运行时会耗费较多的 754标准 中可 以用 V一 (一 1)S×M X2E表示 ，说明 PC资源 ，而且算法越 复杂 时耗费 的资源就越多 ，对 于 如下： 需要高速处理的情况不适用 ；而如果采用 DSP实现，提 (1)符号s决定实数是正数 (S—O)还是负数 (S= 高并行性的同时指令执行速度必然会提高，较高的指令 1)，对于数值 0的符号位特殊处理。 速度可能导致系统设计复杂化 ，并增加功耗和成本。新 (2)有效数字 M 是二进制小数，M 的取值范围在 一 代的低功耗现场可编程门阵列 (FPGA)凭借其强大 1≤M 2或 0≤M 1。 的高速并行能力，日益成为高速实时图像处理的主流器 (3)指数 E是 2的幂 ，它的作用是对浮点数加权 。 件。单精度浮点加法运算是数字 图像处理的最基础的 1．2 IEEE单精度浮点格式 数据运算方式，在此介绍一种在 FPGA上实现单精度 浮点格式是一种数据结构 ，它规定了构成浮点数的 浮点加法运算的方法 。 各个字段。IEEE754浮点数的数据位被划分为 3个字