全数字逐次逼近寄存器延时锁定环设计.pdfVIP

摘要 摘 要 随着CMOS工艺技术的快速发展，芯片的集成度越来越高，更多的功能模 块被集成到同一个芯片上，构成系统芯片或硅上系统，且其工作频率已经达到吉 赫兹，时钟偏差成为实现高速、高性能数字系统的瓶颈。因此，延时锁定环被广 泛地用在数字信号处理器、多核系统芯片、微处理器、动态随机存取存储器接口 和专用集成电路中，以解决时钟偏差和时钟生成的问题。 目前延时锁定环可以分为全模拟、全数字和混合模式三大类。全数字延时锁 定环具有锁定速度快，抵抗工艺、电源、温度、负载变化能力强，易于集成和工 艺节点移植，成为工业界和学术界研究的热点，其可以分为移位寄存器全数字延 时锁定环、计数器全数字延时锁定环和逐次逼近寄存器延时锁定环。逐次逼近寄 存器全数字延时锁定环由于采用二元非线性搜寻算法，可以达到很快的锁定速度 而备受青睐。 传统的逐次逼近寄存器式全数字延时锁定环存在锁定时间没有理论极限值 短、谐波锁定和死锁等问题。本文研究的重点是寻找一种改进方案能同时解决这 三个问题，设计并实现具有锁定速度快、无谐波锁定和死锁现象的新型全数字逐 次逼近寄存器式延时锁定环。新型全数字逐次逼近寄存器延时锁定环采用可复位 延时单元构成数控延时线，使逐次逼近寄存器控制器的工作频率和系统输入时钟 的频率一致，提高锁定速度到理论极值，同时消除谐波锁定现象，并降低功率消 耗。通过在传统窗口检测相位比较器之前加入时钟信号脉冲宽度展宽电路，使其 能配合可复位数控延时线正确有效地工作。通过增加重启电路模块，并改进传统 逐次逼近寄存器控制器终止电路模块，使新型控制器具有重新按照二元搜索算法 快速锁定的特点，有效地解决了传统逐次逼近寄存器式延时锁定环的死锁问题。 最后，选用工业界中使用的主流电子设计自动化工具搭建了实现平台，采用 中芯国际集成电路制造有限公司的CMOS0．18吼1P6M工艺在该平台上高效地 实现了新型全数字逐次逼近寄存器式延时锁定环。在典型情况下，利用仿真器 HS蹦对晶体管级电路进行仿真，结果证明了改进思路的正确性，达到预期目标。 关键词：全数字延时锁定环，逐次逼近寄存器、死锁、谐波锁定、时钟偏差、锁 定时间 absnact AbStract a is raised， W池advallcesi11CMOS increaSiIlgly techn0109y廿1e缸e鲥够ofc11ip more缸lction2Llmoduleis asa togemer，and puShed at haVebeen gigahertz emerged．111eyoperated system．on．silicon(SoS)conc印ts forseveral clockskew becomesoneof success6111ydeveloped ye2urs．The problem iIl aIld systems．So bottlenecks m曲一pe响吼a11cedigital realiziIlgK曲-speed clock-skewaIld tosolV