FPGA芯片中边界电路的设计实现.pdfVIP

第33卷第13期 计算机工程 2007年7月 2007 V01．33No．J3 En#neering July Computer ·工程应用技术与实现· 文章缩号，100啦刊28f20忉13—_oz5l—_04文献标识码·A 中田分类号，TP368．2 FPGA芯片中边界扫描电路的设计实现 于蕞，来盒梅，孙承爱，童采辖 复旦大学专用集成电路国家重点实验室，上海201203) 来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出 了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低r有效测试速率。针对这两个问题，提出了对边界 扫描单元舶改进方式，醴进后的边界扫描电路不仅可实现测试，编程功能，而且大大提高r电路抗竞争能力，保证电路正常工作。改进后 的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20倍左右。 关健诃：边界扫描；现场可编程门阵列；时钟偏差；板级测试 Test andRealizationof Circuit Design Boundary-scan forFPGA’S Chip Lab (StateKeyofASIC＆Systems．FudanUniversity,Shanghai200433) scar and JTAG [Abstract]Theboundary Carlpmvide ofthe 8S clockskewis asthefunctiontestofthe ofFPGA number cells，the chipOwingtotheincreasingpads chipandthela曙er corresponding containsNumberofBS circuit avoidthe Meanwhile．asBSchain cells，t}le goingtobethemajorconsiderationindesignto errorofdam—input alarge willbe reducedPCB—leveltestInordertosolvethese ismadeforthe structureof effectivetest ofigimd speed largely during problems．modification BSC{Andthe car／realizethefunction can only oftest．p