静态随机存取记忆体(SRAM)中的漏电流控制.pdfVIP

Leakage Control in SRAM 靜態隨機存取記憶體 （ ）中的 SRAM 漏電流控制 Leakage Control in SRAM 洪子健 Tzu-Chien Hung 電路設計部 摘要 不可忽視的問題。為了控制並進一步降低漏電 流，我們首先必須瞭解漏電流的成因。 在深次微米技術中，漏電流已成為一個非常 關鍵而且是不可忽視的問題。在微處理器 （microprocessor ）與數位訊號處理器度（DSP ） 中，快取記憶體（cache memory ）佔有相當大的 面積，因此降低靜態隨機存取記憶體（SRAM ） 中的漏電流就能有效地降低微處理器的漏電 流。這篇文章將討論靜態隨機存取記憶體中的漏 電流控制。首先將介紹漏電流的成因，接下來討 論各種降低靜態隨機存取記憶體漏電流的方法 並比較在各種條件下相互間優劣點，最後是個簡 單的結論。 圖一 130 奈米下的靜態與動態耗電 1. 漏電流成因 於 130 奈米製程，100℃的晶片內部溫度下， 靜態耗電也就是漏電流，佔總耗電的26% 。相同 的溫度下，100 奈米製程，靜態耗電佔有總耗電 的 56%[1] 。圖一與圖二分別顯示了130 奈米與 100 奈米製程下靜態與動態耗電於各種不同溫度 下的分布。於圖中可見，在深次微米製程，靜態 耗電也就是漏電流已成為一個非常關鍵而且是 圖二 100 奈米下的靜態與動態耗電 SoC Technical Journal 111 靜態隨機存取記憶體(SRAM) 中的漏電流控制 如圖三所示，在基底互補式金氧半（bulk 底偏壓有關。高halo doping 以及高基底偏壓會增 CMOS ）製程下，有三個主要的漏電流源：次臨 加接面BTBT 漏電流。同時，在類似的摻雜情況 sub-threshold leakage ）、閘極漏電流 doping profile ）下，P 型電晶體（PMOS ）的 界漏電流（ （ (gate leakage) 以及逆偏壓結（reverse biased Junction BTBT 漏電流要比N 型電晶體（NMOS ） junction ）Band-to-Band Tunneling （BTBT ）漏電 高出許多。 流[2] 。在大於180 奈米製程下，以次臨界漏電流 Only the charge in the shaded 為主。在界於 180 奈米與 90 奈米間，我們就必 須考慮閘極漏電流。小於 90 奈米，三種漏電流 源就都要注意了。 圖四 汲閘引發能障下跌 以下簡單介紹 halo doping 的用意與影響。 Halo doping 主要使用於小於0.25 微米的製程，